特點

•單片機測試信號發生器

•緩沖電壓輸出

•高性能：

–THD:–125分貝（G=1/1至1/8）

–信噪比：120 dB（413 Hz BW，G=1/1）

•模擬和數字增益控制

•輸出頻率：0.488 Hz至250 Hz

•正弦、脈沖和直流模式

•數字數據輸入模式

•低導通電阻信號開關

•同步輸入

•斷電模式

•模擬電源：5 V或±2.5 V

•數字電源：1.8 V至3.3 V

•功率：38兆瓦

•包裝：TSSOP-24

•工作范圍：-50°C至+125°C

應用

•能源勘探

•地震監測系統

•高精度儀表

3說明

DAC1282是一個完全集成的數模轉換器（DAC），提供低失真、數字合成電壓輸出，適用于地震設備測試。DAC1282在低功耗的小型封裝中實現了非常高的性能。這些設備與高性能的ADS1281和ADS1282模數轉換器（adc）共同構成了一個滿足地震數據采集設備嚴格要求的測量系統。

DAC1282集成了數字信號發生器、DAC和輸出放大器，提供正弦波、直流和脈沖輸出電壓。

模擬和數字輸出都是從5.0赫茲到250赫茲的可編程輸出。模擬增益在6dB步長內可調，數字增益在0.5dB步長內可調。模擬增益設置與ADS1282的設置相匹配，以測試高分辨率的所有增益。

DAC1282還提供脈沖輸出。脈沖幅度由用戶編程，然后由引腳選擇精確定時。自定義輸出信號可以通過應用外部比特流模式來生成。

信號開關可用于將DAC輸出連接到用于THD和脈沖測試的傳感器。開關定時由引腳和命令控制。

同步管腳將DAC輸出與模數轉換器（ADC）采樣間隔同步。斷電輸入會禁用設備，從而將功耗降低到微瓦。

典型特征

TA=+25°C，AVDD=+2.5 V，AVSS=–2.5 V，DVDD=3.3 V，fCLK=4.096 MHz，VREF=5 V，除非另有說明。DAC1282A僅支持增益=1/1、1/4和1/16。

詳細說明

概述

DAC1282是一種單片數模轉換器（DAC），可自行產生低失真正弦波和脈沖輸出信號，以滿足地震記錄設備的高要求。圖32顯示了DAC1282的框圖。

除了DAC1282A只支持1/1、1/4和1/16的PGA增益外，DAC1282A設備在功能上與DAC1282等效。DAC1282A還放寬了這些增益的THD規格。有關詳細信息，請參閱“電氣特性”部分。

DAC1282需要兩種電源電壓：模擬和數字。模擬電源可以是單5V或雙極±2.5 V。數字電源范圍為1.65 V至3.6 V。輸出信號共模電壓調節至低于模擬電源電壓中點100 mV。內部加電復位（POR）電路在上電時復位DAC。

一個SPI™-兼容串行接口用于訪問DAC1282寄存器以進行設備配置和控制。配置寄存器可以通過在DOUT管腳上記錄數據來讀回。DAC1282電壓輸出為全差分輸出，在VOUTP/VOUTN引腳上輸出。CAPP/CAPN引腳連接到外部濾波電容器以降低輸出噪聲。

參考輸入電壓設置DAC1282滿標度輸出。在VREF和AVSS引腳之間施加DAC參考電壓。DAC經過優化，可在5伏參考電壓下工作。正弦波發生器可通過寄存器編程來設置正弦頻率和振幅。頻率范圍可編程為0.4883赫茲至250赫茲。輸出電平由模擬增益（步進6分貝）和數字增益（步進0.5分貝）控制。

數字調制器接收正弦波發生器或24位直流寄存器的輸出，以生成1密度的比特流。比特流驅動主DAC。可選地，一個密度數據可以輸入直接驅動DAC，繞過數字信號發生器。主DAC產生一個差分輸出電流，通過內部電流電壓（I/V）放大器轉換為差分輸出電壓。輸出范圍由模擬增益設置，該增益可縮放DAC電流發生器。輸出放大器提供電流限制保護。

直流模式由24位寄存器編程，用于提供直流輸出。直流模式也有由模擬增益控制控制的可編程范圍。

在脈沖模式下，快速響應的5位脈沖DAC用于提供31個預設直流電平。在可用的輸出范圍內。脈沖數模轉換器經過優化，以提供快速響應和較短的輸出上升時間。脈沖數模轉換器由同步管腳觸發，用于精確控制脈沖時間。

DAC1282包括一個低失真差分輸出開關。輸出開關可以將DAC1282輸出連接到用于THD和脈沖測試的傳感器。開關由引腳或命令控制，因此允許精確的開關定時。

同步輸入將輸出信號與已知的時間基準同步。在正弦模式下，SYNC將正弦波重置為過零。在脈沖模式下，同步選擇兩個用戶編程的直流電平之一。

RESET/PWDN引腳在低電壓時關閉設備。當RESET/PWDN高電平釋放時，DAC1282復位。

SW/TD輸入為雙重功能。在數字數據模式下，管腳是密度數據輸入。在其他模式下，SW/TD控制開關的打開/關閉。

圖33顯示了主DAC的主要細節。主DAC通過過濾一個密度的數字數據來提供數模轉換。在工作中，電流發生器建立一個量程電流，該電流被鏡像到多抽頭，電流轉向濾波器級。電流發生器由模擬增益控制寄存器控制，該寄存器將抽頭電流的權重縮放到七個范圍之一（0 dB到–36 dB）。

當數字輸入被采樣時，電流控制級將抽頭電流切換到正或負電流求和節點。一個更高的密度引導一個節點比另一個節點增加平均電流，從而增加差動電流。差動電流通過內部I/V轉換器級轉換為差分電壓。共模電流源在放大器求和節點處平衡電流。

特性描述

信號輸出（VOUTP，VOUTN）

如圖34所示，DAC在引腳VOUTP和VOUTN上提供差分電壓（VDIFF=VOUTP–VOUTN）。輸出共模電壓（VCOM）調節到低于模擬電源（AVDD–AVSS）中點100 mV。

每個信號輸出在共模電壓上下擺動。差分使用DAC輸出可以獲得最佳性能。在斷電模式下，輸出進入高阻抗3態模式。

注：VDIFF=VOUTP-VOUTN=±2.5 V×增益（VREF=5 V）。VCOM=–0.1 V（±2.5 V電源）或2.4 V（5 V電源）。

DAC輸出緩沖器的額定值為驅動2納伏電容性負載（最大）和100Ω電阻負載（最小值）。然而，THD性能的下降導致電阻負載小于1kΩ，如圖26所示。

內部數字調制器產生信號來驅動DAC。調制器將帶內噪聲整形為高頻，并且在DAC輸出上存在頻率成形噪聲。然而，高頻DAC輸出噪聲被ADC的數字濾波器抑制，不影響系統性能。

信號輸出上也存在DAC采樣更新噪聲。采樣噪聲不影響ADC性能，但當測試ADC接近滿標度輸入時，噪聲會導致ADC調制器超量程檢測的錯誤指示。在或低于ADC滿標度輸入進行測試時，應忽略ADS1282超量程輸出信號指示。

DAC模式

DAC1282有四種工作模式：正弦、直流、脈沖和外部數字數據輸入。這些模式由GANMOD寄存器中的MODE[1:0]位進行編程，如表1所示。

正弦模式

在正弦模式下，DAC1282提供正弦波輸出。內部信號發生器產生正弦波信號。M[3:0]、N[7:0]和FREQ寄存器位對輸出頻率進行編程。頻率范圍可編程為0.4883 Hz至250 Hz，如等式1所示。

其中：

M[3:0]≤N[7:0]

fCLK=4.096兆赫。信號頻率用fCLK縮放。

表2列出了所選輸出頻率的寄存器M和N的值。

當M或N寄存器更新時，正弦波復位到過零點。正弦波也可以重置為零交叉點，通過采取同步引腳高；見同步部分。

正弦波輸出的振幅由模擬和數字增益決定。模擬增益增量為6 dB，從0 dB到–36 dB，并由增益[2:0]寄存器位編程。表3列出了模擬增益。

（1）、DAC1282A僅支持1/1、1/4和1/16的模擬增益。

（2）、相對于1.77 VRMS滿標度。

（3）、VREF=5 V，數字增益=0 dB。

數字增益分辨率以0.5分貝為增量，從0分貝到全靜音，并由正弦[7:0]寄存器位編程。表4列出了數字增益設置。方程式2是正弦模式下的振幅設置。

正弦振幅（dB）=模擬增益（dB）+數字增益（dB）

對于給定的信號電平，最佳信噪比是通過降低模擬增益而最大化數字增益來實現的。

直流模式

DAC1282提供具有24位可用分辨率的直流輸出模式。輸出電平由模擬增益和24位直流寄存器決定。

增益[2:0]寄存器位設置模擬增益（見表3）。DCG[23:0]寄存器位設置所選模擬范圍內的24位電平。表5列出了直流模式下的數字增益設置。

脈沖模式

在脈沖模式下，使用快速響應的5位脈沖DAC來產生輸出。脈沖數模轉換器被設計成近似于線性單位dB的輸出函數，允許在所有范圍內產生脈沖測試信號。兩個寄存器用于預置DAC輸出。同步引腳用于選擇兩個寄存器中的一個。當SYNC低時，PULSA寄存器值驅動DAC；當SYNC高時，PULSB寄存器值驅動DAC。脈沖寄存器可編程為產生-2.5 V至+2.5 V的差分輸出。請注意，脈沖電平與VREF成比例，且與模擬增益設置無關。表6列出了脈沖A和脈沖B寄存器的可編程范圍。

注意，當脈沖測試ADC時，ADC數字濾波器的時域響應具有特性超調和振鈴。由于ADC濾波器過沖，接近ADC滿標度的輸入電平可能導致ADC輸出代碼的削波。

數字數據模式

在數字數據模式下，DAC內部信號發生器被旁路，而DAC通過應用比特流輸入來驅動。應用定制的數字數據模式可以生成任意的DAC輸出波形。此模式下的數據格式為CLK/16數據速率（256 kHz）的密度調制輸入。該輸入應用于SW/TD輸入引腳。數字數據模式下的DAC1282輸出在等式3中定義。

數字數據模式差分輸出=VOUTP–VOUTN=VREF/2×增益×（TD–50%）/25%，

其中：VREF標稱為5 V，增益是模擬增益（1/1到1/64），TD是比特流密度，從25%到75%。

DAC1282過濾數字數據（比特流）輸入，提供與比特流密度成比例的電壓輸出。增益[2:0]寄存器以6分貝的步長設置模擬增益，從0分貝到–36分貝（1/1到1/64）；有關外部定時要求，請參閱同步部分。表7列出了外部比特流輸入的幾個值。

參考電壓（VREF）

DAC1282需要外部引用才能進行操作。雖然可以使用低至2.5v的參考電壓，但是5v的參考電壓可以獲得最佳的信噪比。參考輸入定義為VREF和AVSS之間的電壓差（即VREF=VREF–AVSS）。DAC1282輸出隨VREF縮放；因此，參考噪聲或漂移出現在DAC輸出上。參考噪聲過大會導致信噪比下降。建議采用低漂移、低噪聲基準。

使用星形接頭將外部參考接地引腳直接連接至AVSS引腳14。星形連接將電源串擾的可能性降至最低。此外，在VREF和AVSS端子附近連接一個0.1-μF電容器，以降低噪聲敏感性。圖35顯示了引用連接。參考輸入阻抗為220kΩ。斷電時開關關閉，導致輸入阻抗非常高。對于單電源應用，將AVSS連接到干凈的模擬接地點。

（1）、建議的旁路電容器。

輸出濾波器（CAPP、CAPN）

CAPP和CAPN引腳是兩個外部電容器的連接，一個電容器連接CAPP和VOUTP，另一個電容器連接CAPN和VOUTN。需要電容器來濾除DAC采樣噪聲。電容值為1 nF；應使用低電壓系數的電容器（C0G陶瓷或薄膜）。

如圖36所示，外部電容器與內部反饋電阻形成模擬低通濾波器。在正弦、直流和數字數據模式下對數據進行階躍變化后，DAC和模擬濾波器的典型設置為100-μs，如圖46所示。在脈沖模式下，過濾器內部失效，產生更短的穩定時間。

輸出開關（SWINP、SWINN、SWOUTP、SWOUTN）

DAC1282具有集成輸出開關。該開關可用于將DAC輸出信號路由至傳感器進行脈沖、THD和共模測試。該開關具有低導通電阻和匹配的元件，以盡量減少信號失真。開關輸入電壓范圍擴展到模擬電源。

開關由三個寄存器位SW[2:0]控制，也由SW/TD輸入引腳控制。當寄存器或SW/TD輸入控制改變時，開關集成先斷后合操作。SW/TD輸入可用于強制開關打開，以精確控制傳感器脈沖測試；參見開關控制/DAC數據輸入（SW/TD）部分。圖37和表8描述了開關操作。

請注意，當DAC處于斷電模式時，開關強制打開。

如圖29所示，接通電阻隨開關信號電平的變化而變化。當開關被用來發送信號，并且一個電阻負載連接到開關輸出時，開關接通電阻的變化與負載電阻相互作用，導致THD降低。圖27說明了THD與開關負載電阻的關系。THD數據的相關性是用一個滿標度信號來獲得的。

時鐘輸入（CLK）

CLK引腳是DAC1282的主時鐘輸入，通常為4.096 MHz。作為一個高性能的時鐘源，高性能是必不可少的。建議使用晶體振蕩器或低抖動鎖相環時鐘源。確保通過保持跟蹤較短和源端接（通常為50Ω）來避免在輸入端振鈴。參見圖38和表9所示的CLK規范。

開關控制/外部數字輸入（SW/TD）

SW/TD是一種多功能數字輸入引腳。SW/TD功能取決于操作模式。

軟件功能

在正弦、直流和脈沖模式下，SW/TD控制輸出開關。當SW/TD低時，所有開關強制打開，覆蓋開關寄存器設置（SW[2:0]）。當SW/TD高時，開關對寄存器設置值是透明的。在斷電模式下，開關被強制打開。

TD功能

在數字輸入模式下，SW/TD是用于驅動DAC的信號輸入。數據輸入由一個密度調制，并由主時鐘（CLK）進行時鐘輸入。當1密度為75%（即，平均四分之三位為“1”）時，差分輸出電壓為正最大值。當1密度為25%（即平均四分之三位為“0”）時，差分輸出電壓為負最大值。當“一”密度為50%（平均而言，“0”和“1”的數目相等）時，差分輸出為零。

SW/TD由DAC1282以CLK/16的速率采樣。因此，取樣的不確定度可以有±8個CLK周期。同步可以通過同步SW/TD的相位到期望的CLK周期來消除不確定性。同步數字輸入會導致輸出信號相位一致；請參閱同步部分。

輸出范圍由模擬增益位設置，增益[2:0]；見表3。式3描述了DAC輸出與比特流輸入密度的關系。請確保通過保持跟蹤較短來避免在輸入端振鈴。在某些情況下，可能需要源端接電阻器（20Ω至50Ω）。

同步

同步是用于同步DAC1282輸出的數字輸入。

在數字數據模式下，DAC輸入是一個1密度的比特流。在此模式下，同步管腳將SW/TD數字數據的采樣與所需的主時鐘周期（CLK）同步。當SYNC低或高時，DAC正常工作。當同步從低到高時，DAC輸出被重置為零，SW/TD的采樣瞬間被重置為隨后的第八個上升CLK邊緣。然后在隨后的16個CLK間隔定期對SW/TD進行采樣。在同步之后，DAC輸出不被設置，并在400個CLK周期之后實現完全的設置，如圖39所示。

在正弦模式下，同步上升沿將DAC輸出重置為差分0 V（正弦波過零點）。當SYNC為high或low時，輸出不受影響。當同步從低到高時，輸出在以下時鐘上升沿復位。同步必須在至少2個CLK周期內處于低脈沖狀態。同步ADC模式下的ADC和128ADC同步。

要同步DAC，請遵守圖40所示的CLK定時要求。也就是說，同步上升沿應在設置時間之前或保持時間規范之后應用。如果不滿足同步定時要求，則DAC可能與一個時鐘周期定時誤差同步。

在脈沖模式下，同步引腳選擇兩個預先編程的脈沖電平中的一個。脈沖電平可通過脈沖電平寄存器PULSA和PULSB，在大約3分貝的步長內從+2.5 V編程到-2.5 V。當SYNC值低時，PULSA寄存器的值驅動DAC；當SYNC值高時，PULSB寄存器的值就是DAC的代碼，如圖41所示。當同步管腳更改時，DAC輸出立即更新為新代碼。

復位/PWDN

RESET/PWDN是一種數字輸入，用于關閉和重置DAC1282。要斷開DAC的電源，請將引腳調低。在斷電模式下，功耗降低到設備泄漏水平（見電氣特性表）。信號輸出和數字引腳輸出進入3狀態，輸出開關關閉。注意，數字輸入必須保持定義為邏輯低或邏輯高；不要浮動輸入。禁用CLK輸入以最小化泄漏。要退出掉電狀態，請將引腳置于高位。退出掉電模式后，DAC1282復位。

DAC1282通過使reset/PWDN引腳處于低位至少兩個fCLK周期來復位，然后再回到高電平。DAC1282保持重置2個fCLK周期；在此時間之后，DAC通信可能開始，如圖42和表12所示。

AVDD、AVSS和DVD電源

DAC1282有兩個電源：模擬和數字。模擬電源（AVDD、AVSS）為5 V，可以是單5 V或雙電源（±2.5 V）。模擬電源應清潔，無噪聲和紋波。DAC1282將輸出共模電壓調節為低于模擬電源中點0.1 V。由于模擬電源引腳消耗信號相關電流，且AVSS（引腳14）內部共享參考輸入低，AVSS（引腳14）和AVSS電源之間的跟蹤電阻應最小化，否則可能導致性能下降。因此，使用星形連接將外部參考接地端子連接到裝置AVSS端子附近。這種配置有助于最小化電源與參考輸入的耦合。

DVDD是用于為內部數字和設備I/O引腳供電的數字電源。DVDD的允許范圍是1.65伏到3.6伏。

電源可以按任何順序接通或斷開，但模擬或數字輸入不得分別超過AVDD、AVSS或DVDD。在這種情況下，內部ESD保護二極管可能開始導電。輸入電流必須始終受到絕對最大額定值表中規定的限制。

在通電時，當DVDD的后者超過約1.3v，或AVDD–AVSS的差值超過約1.4v時，內部加電復位（POR）發生。在POR期間，如圖43所示，設備在216個fCLK周期內保持在復位狀態。在此期間，DAC1282輸出保持在0 V，差分。在此期間無法進行SPI通信。重置時間過后，默認設置加載：31.25 Hz，28 mVRMS振幅，輸出關閉。然后可以啟動SPI通信。

功耗

DAC1282消耗的功率取決于模擬增益。表13顯示了DAC功耗。

偏移和增益誤差

DAC1282具有低偏移誤差（±7/增益+50 ppm FS典型值）和低增益誤差（0.1%典型值）。DAC1282的偏移和增益漂移也非常低。使用方程式4的框計算方法計算漂移：

漂移計算=（最大–最小）/溫度范圍（ppm/°C），其中：Max和Min分別是在-40°C到+85°C的指定溫度范圍內記錄的最大和最小偏移和增益誤差（單位：ppm）。

增益匹配是相對于所有模擬增益，增益=1/1的增益誤差。

信噪比（SNR）

DAC1282具有優異的信噪比（SNR）性能。信噪比數據由圖50中的DAC電路和ADS1282捕獲的數據獲得。

信噪比以-0.5dbfs的信號電平和31.25hz的測試頻率進行測量，然后使用互補增益對來自ADS1282的4096個數據點進行快速傅立葉變換（FFT）。噪聲功率是在413赫茲（1毫秒采樣周期）的帶寬上計算的。為了計算信噪比，去除了直流、基波和諧波。信噪比測量代表ADS1282的信噪比和DAC182的信噪比的組合。

直流噪聲

使用圖50中的DAC電路獲得直流噪聲數據，數據由ADS1282捕獲。在直流模式下測量噪聲，輸出電壓設置為0 V差分。ADC增益設置為每個輸出范圍的DAC增益的補碼。噪聲是4096點ADC采集記錄（均方根噪聲，參考輸出）的標準偏差。

總諧波失真度（THD）

DAC1282實現了出色的THD性能。THD數據由圖50中的DAC電路獲得，并由ADS1282捕獲。ADC增益設置為每個輸出范圍的DAC增益的補碼。

THD用–0.5-dBFS輸出信號電平和31.25-Hz測試頻率測量，然后對4096點ADC采集記錄進行FFT。ADC數據點增加到16384，增益為1/16、1/32和1/64，以改善由于更高的噪聲地板而產生的諧波再現。THD測量值代表ADS1282 THD和DAC1282 THD的組合。

階躍響應

DAC的階躍響應取決于模式。在脈沖模式下，DAC禁用電容器CAPP、CAPN形成的外部模擬濾波器。將模擬濾波器與快速響應脈沖DAC一起禁用會顯著加快上升時間和縮短設置時間。注意，信號路徑中的附加濾波器組件也可能影響響應時間。

圖44顯示了同步管腳轉換后的脈沖模式階躍響應。圖45顯示了同步管腳轉換后，脈沖模式細節設置為最終值的0.1%。

圖46顯示了dc模式的階躍響應時間。正弦和數字模式的階躍響應具有相似的穩定時間。注意，信號路徑中的附加濾波器組件也可能影響響應時間。

頻率響應

DAC內部信號發生器能夠輸出0.489 Hz到250 Hz的信號頻率。通過使用外部數字輸入（比特流）直接驅動DAC，也可以獲得超出此范圍的頻率。然而，DAC低通濾波數字輸入并產生sinx/x頻率響應。DAC濾波器的–3 dB信號帶寬為8.2 kHz。圖47顯示了DAC1282的頻率響應。請注意，高階噪聲形狀的數字輸入可能會由于噪聲增加而限制可用頻率范圍。

設備功能模式

串行接口

DAC的配置是通過一個SPI兼容串行接口，該串行接口由四個信號組成：CS、SCLK、DIN和DOUT；或者該接口可以由三個信號組成，在這種情況下，CS可以是低電平的。捆綁CS低永久性地選擇設備和DOUT仍然是一個驅動輸出。該接口用于讀寫寄存器，也用于發送DAC復位命令。

串行通信

DAC1282通信通過對寄存器數據進行時鐘輸入設備（在DIN上）和讀回寄存器數據（在DOUT上）來實現。SCLK輸入用于對進出設備的數據進行計時。數據在串行時鐘（SCLK）上升沿輸入，在SCLK下降沿輸出。通信協議是半雙工的（也就是說，數據一次從一個方向傳輸到設備）。

與設備的通信發生在8位邊界上。如果意外發生SCLK轉換（例如噪聲尖峰可能導致），則DAC1282命令解碼器可能不同步，串行端口可能無法正確響應。串行端口可通過以下方式之一重置：

1、把CS調高重置接口；

2、保持SCLK不活動（低狀態）218個fCLK周期，以自動重置接口（請參閱SPI超時部分）；

3、將RESET/PWDN設為低位，然后返回高位，以重置設備和接口；

4、循環電源以進行開機復位（POR）。

芯片選擇（CS）

CS（芯片選擇）選擇用于通信的DAC1282。要選擇設備，請將CS拉低。CS命令的持續時間必須保持在低位。當CS取高時，串行接口復位，輸入命令被忽略，DOUT進入高阻抗狀態。

串行時鐘（SCLK）

串行時鐘（SCLK）是一個施密特觸發的輸入，用于將數據輸入和輸出到DAC1282。SCLK可以高怠速或低怠速。如果SCLK處于低怠速，則SPI超時功能處于活動狀態。如果SCLK處于高怠速，SPI超時功能將被禁用。

盡管有內置的Schmitt觸發器，請盡可能保持SCLK的干凈，以防止小故障意外地移動數據。串聯端接印刷電路板（PCB）線路通常有助于減少振鈴和過沖（串聯端接電阻約為20Ω至50Ω）。如果SCLK在218個fCLK周期內保持在低位，串行接口將復位。超時功能可用于在發生噪聲故障時自動恢復SPI端口。避免在此時間間隔后啟動新命令，以防止在下一個命令瞬間意外重置串行端口。

數據輸入（DIN）

DIN是用于向DAC發送數據的數據輸入引腳。DAC1282將DIN輸入數據鎖存在SCLK的上升沿。

數據輸出（DOUT）

DOUT是用于從DAC中讀取寄存器數據的數據輸出管腳。數據在SCLK下降沿向外移動。當CS高時，DOUT進入3狀態。

SPI超時

DAC有一個SPI超時特性，如果可能出現噪聲脈沖，可以使用它來恢復SPI端口。噪聲脈沖可能導致錯誤的SCLK檢測，從而導致DAC串行端口無響應。端口通過將CS設為高電平來恢復，但是，在CS處于低位的應用程序中，將SCLK保持在218個CLK周期內會自動重置SPI端口。當SCLK低時，SPI端口每218 CLK周期間隔復位。保持SCLK高將禁用自動SPI重置。

編程

命令

表14中總結的命令控制和配置DAC1282。寄存器讀取和寄存器寫入命令是兩個字節的命令參數加上額外的數據字節，而復位命令是一個單字節命令。DAC1282串行端口芯片選擇（CS）可以在命令之間處于高位或低位，但在整個命令操作中必須保持低位。

RREG：從寄存器讀取

說明：這兩個操作碼字節讀取寄存器數據。寄存器讀取操作是兩個字節的操作碼輸入，然后是一個或多個字節的寄存器數據作為輸出。命令的第一個字節是操作碼和寄存器地址的組合。命令的第二個字節指定塊中要讀取的寄存器數（減1）。寄存器數據在命令輸入后輸出。注意，對于多個寄存器讀取操作，當超過最后一個寄存器時，寄存器地址指針不會換行。

第一個操作碼字節：0010 rrrr，其中rrrr是要讀取的起始地址寄存器地址。

第二個操作碼字節：0000 nnnn，其中nnnn是要讀取的寄存器數–1。

以下字節：以MSB first格式注冊數據輸出。操作碼的第16個SCLK下降沿時鐘輸出寄存器數據的MSB。

WREG：寫入寄存器

說明：這兩個操作碼字節寫入寄存器數據。寄存器寫入操作是兩個字節的操作碼，后跟一個或多個寄存器數據字節。命令的第一個字節是寫入操作碼和寄存器地址的組合。命令的第二個字節指定要在單個序列中寫入的寄存器數（減1）。以下字節是寄存器數據字節。注意，對于多個寄存器寫入操作，當超過最后一個寄存器時，寄存器地址指針不會換行。

第一個操作碼字節：0010 rrrr，其中rrrr是要寫入的起始地址寄存器地址。

第二個操作碼字節：0000 nnnn，其中nnnn是要寫入的寄存器數–1。

以下字節：以MSB first格式注冊數據輸入。

應用與實施

注意

以下應用章節中的信息不是TI組件規范的一部分，TI不保證其準確性或完整性。TI的客戶負責確定組件的適用性。客戶應驗證和測試其設計實現，以確認系統功能。

應用信息

圖50顯示了基本的DAC1282連接。所示為雙極模擬電源（±2.5 V）。在AVDD=5 V和AVSS=GND的情況下，也可以進行單電源操作。數字電源范圍為1.65伏至3.6伏。為了獲得最佳性能，建議使用低噪聲、低漂移基準，如REF5050（+5 V）和參考5045（+4.5伏）。雖然參考電壓為4.5伏，但5伏參考電壓可獲得最佳信噪比（REF5045）可用于信噪比為1-dB的損耗。4.5伏參考電壓可由5伏電源供電。AVSS（引腳14）是關鍵參考接地點，應使用星形連接連接連接至參考接地端子。C1和C2是所需的1-nF輸出濾波器電容器。電容器應為低電壓系數型（如COG陶瓷或類似產品），并放置在靠近器件引腳的位置。輸出電阻R1和R2使DAC解耦，以確保驅動電容性負載時的最佳性能。輸出顯示為路由到信號開關，提供第二個開關式DAC輸出。

典型應用

單道地震系統

圖51說明了地震的單通道數據采集概念。DAC1282用于測試ADC和檢波器。DAC1282直接連接到ADC的信道1。ADC的測試包括THD、脈沖、輸入噪聲、共模等。DAC輸出和ADC采樣定時由同步輸入管腳控制。

檢波器通過輸入保護和可選濾波器網絡連接到ADC的地震道2。DAC使用集成信號開關連接到檢波器。串聯電阻器將檢波器與DAC輸出隔離。檢波器測試功能包括脈沖、THD、漏電和共模。

四道地震系統

圖52展示了一個四通道系統。開關DAC1282輸出被路由到ADC輸入。來自DAC開關的信號用于通過在數字化響應的同時打開開關來執行傳感器脈沖測試。

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