特征

•14位分辨率

•2.4-GSPS最大更新速率數模轉換器

•雙差分輸入端口

–偶數/奇數解復用數據

–每個端口最多1.2-GSPS，總共2.4-GSPS

–雙14位輸入+1個參考位

–DDR輸出時鐘

–與參考位同步的DLL優化時鐘定時

–LVDS和超級運輸™ 電壓電平兼容

–用于數據和參考位輸入的內部100Ω終端

•可選擇2次插值和Fs/2混合

•差分可縮放電流輸出：5至30 mA

•片上1.2-V基準

•3.3-V模擬電源操作

•功耗：2 W•252 Ball GDJ封裝

應用

•測試和測量：任意波形發生器

•通信

說明

DAC5670是一個14位2.4-GSPS數模轉換器（DAC），具有雙解復用差分輸入端口。DAC5670以DAC采樣率計時，兩個輸入端口以最大1.2 GSPS的速度運行。一個附加的參考位輸入序列被用來調整到數據源的輸出時鐘延遲，通過延遲鎖定環（DLL）優化相對于該參考位的內部數據鎖存時鐘。或者，可以繞過DLL，并通過控制數據設置和保持DLYCLK的定時來管理定時接口。

DAC5670還可以在同一時鐘配置的一個輸入端口上接受高達1.2gsps的數據。在單端口模式下，通過重復輸入采樣（僅A U模式）、通過零填充進行2次插值（僅A_ZS模式）或通過重復和反轉輸入樣本進行2次插值（A_ONLY_INV），可以將輸入采樣率提高一倍，達到2.4 GSPS。

DAC5670使用單個3-V至3.6-V電源電壓工作。在最大工作條件下，功耗為2瓦。DAC5670提供20毫安的標稱滿標度差分電流輸出，支持單端和差分應用。片上1.2V溫度補償帶隙基準和控制放大器允許用戶將滿標度輸出電流從標稱20毫安調整到低至5毫安或高達30毫安。輸出電流可以直接供給負載，不需要額外的外部輸出緩沖器。該裝置是專為差動變壓器耦合輸出和50Ω雙端接負載而設計的。

DAC5670提供252球GDJ包。該裝置的特點是可在-40°C至85°C的溫度范圍內工作。

設備信息

（1）、有關所有可用的軟件包，請參閱數據表末尾的訂購附錄。

簡化示意圖

典型特征

詳細說明

概述

圖26顯示了當前轉向DAC5670的簡化框圖。DAC5670由NPN晶體管電流匯分段陣列組成，能夠提供高達30毫安的全刻度輸出電流。差分電流開關將每個電流匯的電流引向互補輸出節點IOUT_P或IOUT峎N之一。互補電流輸出可實現差分操作，消除共模噪聲源（數字饋通、片上和PCB噪聲）、直流偏移和偶數階失真分量，信號輸出功率加倍。

滿標度輸出電流由一個外部電阻器（RBIAS）與片上帶隙基準電壓源（1.2V）和控制放大器相結合來設置。通過電阻RBIAS的電流（IBIAS）在內部鏡像，以提供等于32×IBIAS的滿標度輸出電流。通過使用適當的偏置電阻值，滿標度電流可在30至5 mA之間調節。

功能框圖

特性描述

數字輸入

DAC5670差分數字輸入與LVDS和超級傳輸電壓電平兼容。

DAC5670使用低壓差分信號（LVDS和超級傳輸）作為總線輸入接口。LVDS和HyperTransport輸入模式具有低差分電壓擺幅的特點。LVDS和超級傳輸模式的差異特性允許在低電磁干擾（EMI）水平下進行高速數據傳輸。圖12顯示了DAC5670的等效互補數字輸入接口，適用于引腳DA_P[13:0]、DA_N[13:0]、DB_P[13:0]和DB_N[13:0]。

圖13顯示了DAC5670的等效CMOS/TTL兼容數字輸入的示意圖，適用于以下引腳：RESTART、LVDS_HTB、INV_CLK、SLEEP、NORMAL、a_ONLY、a_ONLY_INV和a_ONLY_ZS。

DLL使用

DAC5670以DAC采樣率計時。每個輸入端口的最大運行速度為1.2gsps。DAC5670以輸入端口數據速率（DACCLK/4）的一半提供一個輸出時鐘（DLYLK），并監視一個附加的參考位（DTCLK）。DTCLK作為反饋時鐘來調整接口時序。為了實現這一點，DAC5670實現了一個DLL來幫助管理來自外部數據源的定時接口。與所有DLL一樣，DLL在延遲鏈長度、相位檢測器的實現和控制回路的帶寬方面的能力都有限制。DAC5670實現了基于正交的相位檢測器。這種方案允許動態鏈接庫在達到正交時提供最大的設置或保持延遲裕度。當內部CLK/4與DTCLK相位相差90°時，達到正交。此外，隨著操作頻率的降低，延遲線的固定長度限制了其改變延遲路徑以達到正交的能力（見圖15）。請注意，延遲線具有非對稱屬性。NegD范圍小于PosD范圍。從它的名義（重啟）位置，它可以延遲比它能減去的更多。

圖15顯示了相位檢測器和延遲線相對于DTCLK上升沿的初始位置的行為。有四個不同的象限來定義行為。每個象限表示DDR時鐘速率（2.4-GSPS情況下為600 MHz）除以4的周期。理想位置在象限1中具有DTCLK（因此數據位）的初始延遲。動態鏈接庫的穩定鎖定點在T/4，介于Q1和Q2之間。如果DTCLK的初始延遲在象限3或4，則可以斷言INV_ckpin以提高DLL獲得正交的能力。這個斷言將穩定的求積點移到3T/4vs T/4的中心，如圖15所示。本質上，增加延遲的區域變成減去延遲的區域，反之亦然。CLK/4的時鐘相位也會反轉。

在不適合使用DLL來管理定時接口的情況下，當DLL保持在重新啟動時，可以使用相對于生成的DLYCLK輸出的DA和DB信號的固定設置和保持值。這是通過將RESTART斷言為logic high，并在使用DLL時使用外部定時接口的定時輸入條件來實現的。當使用外部設置和保持定時時，用戶不需要提供DTCLK。在這種情況下，DTCLK應該偏向于有效的LVDS級別（參見圖3）。

設置/保持值是非傳統的，因為它們表示對生成時鐘的輸入的設置/保持（DLYCLK）。另外，設置/保持數字表示可能比DACCLK或DACCLK/2周期更長的延遲。要計算到最近相鄰dlyck轉換的設置/保持值，用戶必須減去DACLCK/2周期的倍數，直到設置小于DACCLK/2周期。可以從保持時間中減去相同的量。這些新的設置/保持值將取決于頻率。

時鐘輸入

DAC5670具有與LVPECL兼容的差分時鐘輸入（DACCLKΜP、DACCLK_N）。圖16顯示了時鐘輸入緩沖器的等效示意圖。內部偏置電阻將輸入共模電壓設置為AVDD/2，而輸入電阻通常為1kΩ。各種時鐘源可以與設備耦合，包括正弦波源（見圖17）。

為了獲得最佳的交流性能DAC5670，用差動LVPECL或正弦波源驅動時鐘輸入，如圖18和圖19所示。在這里，電壓互感器的電位應設置為驅動器所需的端接電壓以及適當的端接電阻（RT）。DAC5670時鐘輸入也可以使用TTL/CMOS電平進行單端驅動，以獲得較低的時鐘速率（參見圖20）。

DAC傳輸功能

DAC5670具有電流匯輸出。電流通過IOUT_P和IOUT_N由Dx_P[13:0]和Dx_N[13:0]控制。為了便于使用，D[13:0]表示為Dx_P[13:0]及其補碼Dx_N[13:0]的邏輯位等價物。DAC5670支持直接二進制編碼，D13作為MSB，D0作為LSB。當所有D[13:0]輸入設為高時，滿標度電流流過IOUTP；當所有D[13:0]輸入設為低時，滿標度電流流過IOUTN。IOUT_P和IOUT帴N之間的關系可表示為方程式1。

電流為全標度輸出（5毫安）。因為輸出級是一個電流匯，電流只能從AVDD通過負載電阻RL流入IOUT峎N和IOUT_P引腳。

驅動電阻負載的每個引腳中的輸出電流可以表示為圖21、方程式2和方程式3。

其中：

•CODE是DAC輸入字的十進制表示

這轉化為IOUT_N和IOUT_P處的單端電壓，如方程式4和方程式5所示。

例如，假設D[13:0]=1且RL為50Ω，則引腳IOUT_N和IOUT_P之間的差分電壓可以表示為等式6到方程8，其中IO（FS）=20 mA。

如果D[13:0]=0，則IOUT_P=0 mA，IOUT_N=20 mA，差分電壓VDIFF=–1 V。

輸出電流和輸出電壓是互補的。與單獨測量每個輸出相比，差分測量的電壓將增加一倍。小心不要超過IOUT峈N和IOUT峎P引腳的合規電壓，以保持低信號失真。

參考操作

DAC5670包括用于偏置滿標度輸出電流的帶隙基準和控制放大器。滿標度輸出電流通過在引腳RBIASOUT和RBIASIN上施加一個外部電阻器RBIAS來設置。偏置電流IBIAS，通過電阻RBIAS，由片上帶隙基準電壓和控制放大器定義。滿標度輸出電流等于該偏置電流的32倍。因此，滿標度輸出電流IOUTF可表示為：

其中：

•引腳REFIO和REFIO_IN處的VREFIO電壓

帶隙參考電壓提供1.2V的精確電壓。設計者應將0.1μF的外部REFIO濾波器電容器連接到REFIO和REFIO_-IN引腳上進行補償。

通過改變外部電阻RBIAS，滿標度輸出電流可以從30毫安調整到5毫安。

模擬電流輸出

圖23是帶有相應開關的電流匯陣列輸出的簡化示意圖。差分NPN開關將每個單獨NPN電流匯的電流引導至正輸出節點IOUT_P或其互補的負輸出節點IOUT_N。在DA_P[13:0]、DA_N[13:0]、DB_P[13:0]和DB_N[13:0]處顯示的輸入數據被解碼以控制sw_P（N）和sw_N（N）電流開關。

外部輸出電阻RLOAD連接到正極電源AVDD。

DAC5670可以很容易地配置為使用正確選擇的變壓器驅動雙端接50Ω電纜。圖24和圖25分別顯示了1:1和4:1阻抗比配置。這些配置提供對共模噪聲源和偶數階失真分量的最大抑制，從而使DAC的輸出功率加倍。變壓器一次側的中心抽頭端接至AVDD，使IOUT帴N和IOUT帴P都能獲得直流電流。

睡眠模式

當休眠引腳被斷言（高）時，DAC5670進入低功耗模式。

設備功能模式

輸入格式

DAC5670有四種由四個互斥配置引腳選擇的輸入模式：正常、僅A U、A U ONLY U INV和A U ONLY U ZS。表1列出了每個配置的輸入模式、輸入采樣率、最大DAC采樣率（CLK輸入）和產生的DAC輸出序列。對于所有配置，DLYCLK_P/N輸出和DTCLK_P/N輸入都是dacclu P/N頻率除以4。

應用與實施

注意

以下應用章節中的信息不是TI組件規范的一部分，TI不保證其準確性或完整性。TI的客戶負責確定組件的適用性。客戶應驗證和測試其設計實現，以確認系統功能。

申請信息

DAC5670是一個14位的DAC，最大輸入速率為2.4 GSPS。DAC5670也適合在較低的采樣率下工作，而無需使用DLL進行輸入接口計時。

典型應用

設計要求

此示例使用2 GHz的DACCLK速率，信號輸出為300 MHz。

詳細設計程序

這個例子是以2-GHz的采樣率輸出300兆赫的音調。數據以1GHz雙數據速率應用于A和B端口。滿標度輸出電流設置為19.2 mA。

設備設置：

•低重啟

•LVDS U HTB（模式發生器源相關）

•DLL鎖定所需的INV_CLK

•低睡

•正常高

•僅A_低

•僅A_INV低

•僅限于低

•dau P[0:13]、DA_N[0:13]、DB_P[0:13]、DB_N[0:13]，源于模式發生器，產生300 MHz音調，采樣深度65536

•RBIAS 2 kΩ接地

應用曲線

電源建議

DAC5670使用單一的3.3V電源簡化了設計要求。電源應過濾掉可能存在的任何其他系統噪音。濾波應特別注意輸出的相關頻率。

布局

布局指南

•DAC輸出端應盡可能靠近輸出端。

•保持RBIA的路由短。

•去耦電容器應盡可能靠近電源引腳。

•數字差分輸入必須為50Ω對地松散耦合，或100Ω差分緊密耦合。

•數字差分輸入必須長度匹配。

布局示例

　　安芯科創是一家國內芯片代理和國外品牌分銷的綜合服務商,公司提供芯片ic選型、藍牙WIFI模組、進口芯片替換國產降成本等解決方案,可承接項目開發,以及元器件一站式采購服務,類型有運放芯片、電源芯片、MO芯片、藍牙芯片、MCU芯片、二極管、三極管、電阻、電容、連接器、電感、繼電器、晶振、藍牙模組、WI模組及各類模組等電子元器件銷售。（關于元器件價格請咨詢在線客服黃經理：15382911663）

　　代理分銷品牌有：ADI_亞德諾半導體/ALTBRA_阿爾特拉/BARROT_百瑞互聯/BORN_伯恩半導體/BROADCHIP_廣芯電子/COREBAI_芯佰微/DK_東科半導體/HDSC_華大半導體/holychip_芯圣/HUATECH_華泰/INFINEON_英飛凌/INTEL_英特爾/ISSI/LATTICE_萊迪思/maplesemi_美浦森/MICROCHIP_微芯/MS_瑞盟/NATION_國民技術/NEXPERIA_安世半導體/NXP_恩智浦/Panasonic_松下電器/RENESAS_瑞莎/SAMSUNG_三星/ST_意法半導體/TD_TECHCODE美國泰德半導體/TI_德州儀器/VISHAY_威世/XILINX_賽靈思/芯唐微電子等等

免責聲明：部分圖文來源網絡，文章內容僅供參考，不構成投資建議，若內容有誤或涉及侵權可聯系刪除。