特征

快速吞吐量：1 MSPS

規定用于2.35 V至5.25 V的VDD

低功率

3.6 mW，1 MSPS，3 V電源

12.5 mW，1 MSPS，5 V電源

寬輸入帶寬

輸入頻率為100 kHz時，信噪比為71 dB

靈活的電源/串行時鐘速度管理

無管道延遲

高速串行接口

SPI®/QSPI™/微絲™/DSP兼容

待機模式：最大1μA

6線SC70封裝

8-引線MSOP封裝

適合汽車應用

應用

電池供電系統

個人數字助理

醫療器械

移動通信

儀表和控制系統

數據采集系統

高速調制解調器

光學傳感器

一般說明

AD7476A/AD7477A/AD7478A分別是12位、10位和8位高速、低功耗、逐次逼近模數轉換器（ADC）。這些部件的工作電壓為2.35伏至5.25伏，吞吐率高達1毫秒/秒。這些部件包含一個低噪聲，寬頻帶跟蹤和保持放大器，可以處理超過13兆赫的輸入頻率。轉換過程和數據采集由CS和串行時鐘控制，允許設備與微處理器或DSP接口。

輸入信號在CS下降沿采樣，轉換也在此時啟動。沒有與部件相關的管道延遲。AD7476A/AD7477A/AD7478A采用先進的設計技術，以高吞吐量實現低功耗。部件的參考從VDD內部獲取，以允許ADC具有最寬的動態輸入范圍。因此，該部件的模擬輸入范圍為0 V至VDD。轉換率由SCLK決定。

產品亮點

1、 SC70包中的第一個12位/10位/8位ADC。

2、 高吞吐量，低功耗。

3、 靈活的電源/串行時鐘速度管理。轉換率由串行時鐘決定，允許通過串行時鐘速度的增加來減少轉換時間。這允許在不使用斷電模式時降低平均功耗正在轉換。部件還具有斷電模式，以在較低的吞吐量下最大限度地提高功率效率。在斷電模式下，電流消耗最大為1μA，通常為50毫安。

4、 源于電源的參考。

5、 無管道延遲。這些部件采用標準逐次逼近ADC，通過CS輸入和一次性轉換控制精確控制采樣瞬間。

功能框圖

時序圖

定時示例1

fSCLK=20 MHz，吞吐量為1 MSPS，周期時間為：

其中：

t2=10納秒分鐘，剩下的tACQ為365納秒。這365 ns滿足了tACQ 250 ns的要求。

從圖4可以看出，tACQ包括：

式中：t8=36 ns最大值。這允許tQUIET的值為204 ns，滿足50 ns的最低要求。

定時示例2

fSCLK=5 MHz，吞吐量為315 kSPS，則循環時間為：

式中：t2=10 ns min，則tACQ為664 ns。這664ns滿足了tACQ的250ns要求。

從圖4可以看出，tACQ包括：

這允許tQUIET的值為128 ns，滿足50 ns的最低要求。

在這個例子中，以及其他較慢的時鐘值，信號可能已經在轉換完成之前被獲取，但是仍然需要在轉換之間留出50ns的最小值。在實施例2中，在圖4中大約C點處完全獲取信號。

典型性能特征

圖7、圖8和圖9分別顯示了AD7476A、AD7477A和AD7478A在1 MSPS采樣率和100 kHz輸入頻率下的典型FFT圖。圖10顯示了AD7476A在1毫秒/秒、SCLK頻率為20兆赫時，各種電源電壓的信噪比性能與輸入頻率的關系。

圖11和圖12顯示了AD7476A的INL和DNL性能。圖13顯示了在使用3.6 V電源電壓并以1 MSPS的速率采樣時，不同源阻抗的總諧波失真與模擬輸入頻率的關系圖（參見模擬輸入部分）。圖14所示為各種電源電壓下的總諧波失真與模擬輸入信號頻率的關系圖，而采樣頻率為20mhz，頻率為1msps。

術語

積分非線性(INL)

INL是通過ADC傳輸函數端點的直線的最大偏差。對于AD7476A/AD7477A/AD7478A，傳輸函數的端點為零刻度（低于第一個代碼轉換1 LSB）和滿刻度（在最后一個代碼轉換上方1LSB）。

微分非線性（DNL）

DNL是ADC中任何兩個相鄰代碼之間的測量值與理想的1 LSB變化之間的差值。

偏移誤差

這是第一個代碼轉換（00。000）至（00。001）從理想狀態出發，即AGND+1lsb。

增益誤差

這是最后一次代碼轉換的偏差（111。到110。111）從理想情況下，即VREF–1 LSB（偏移誤差調整后）。

跟蹤并保持采集時間

跟蹤保持放大器在轉換結束時返回到跟蹤模式。跟蹤保持采集時間是轉換結束后，跟蹤保持放大器輸出達到其最終值所需的時間，在±0.5 LSB內。有關更多詳細信息，請參閱串行接口部分。

信噪比

這是在ADC輸出端測得的信號與-（噪聲+失真）之比。信號是基波的均方根振幅。噪聲是所有非基本信號的總和，不超過采樣頻率的一半（fS/2），不包括直流電。該比率取決于數字化過程中量化電平的數量；電平越多，量化噪聲越小。對于具有正弦波輸入的理想N位轉換器，理論信噪比由信噪比（噪聲+失真）=（6.02n+1.76）dB給出。因此，12位轉換器為74 dB，10位轉換器為62 dB，8位轉換器為50 dB。

總未調整誤差（TUE）

這是一個包括增益、線性度和偏移誤差的綜合規范。

總諧波失真（THD）

總諧波失真是諧波的均方根和與基波的比值。它被定義為：

式中，V1是基波的均方根振幅，V2、V3、V4、V5和V6是第二次到第六次諧波的均方根振幅。

峰值諧波或雜散噪聲（SFDR）

峰值諧波或雜散噪聲定義為ADC輸出頻譜中下一個最大分量的均方根值（小于等于fS/2，不包括直流電）與基波的均方根值之比。通常，本規范的值由頻譜中最大的諧波決定。對于諧波埋入噪聲層的adc來說，這是一個噪聲峰值。

互調失真

輸入由兩個頻率（fa和fb）的正弦波組成，任何具有非線性的有源器件都會在mfa、nfb的和頻和差頻下產生畸變產物，其中m和n=0、1、2、3，依此類推。互調失真項是指m和n都不等于零的項。例如，二階項包括（fa+fb）和（fa-fb），三階項包括（2fa+fb）、（2fa-fb）、（fa+2fb）和（fa-2fb）。

AD7476A/AD7477A/AD7478A使用CCIF標準進行測試，其中使用兩個輸入頻率（參見規范部分中的fa和fb）。在這種情況下，二階項的頻率通常與原始正弦波相距甚遠，而三階項的頻率通常接近輸入頻率。因此，二階和三階項是分開指定的。互調失真的計算是根據THD規范進行的，其中它是單個失真產物的均方根和與以分貝表示的基本原理之和的均方根振幅之比。

操作理論

電路信息

AD7476A/AD7477A/AD7478A速度快，功率小，分別為12-/10-/8位單電源模數轉換器（ADC）。這些部件可以在2.35伏到5.25伏的電源下工作。當AD7476A/AD7477A/AD7478A由5伏或3伏電源供電時，當配備20兆赫時鐘時，其吞吐量可達到1毫秒/秒。AD7476A/AD7477A/AD7478A為用戶提供了一個單芯片、跟蹤和保持ADC和一個串行接口，安裝在一個微型6線SC70或8線MSOP封裝中，為用戶提供了比其他解決方案更大的節省空間的優勢。串行時鐘輸入從部件訪問數據，但也為逐次逼近ADC提供時鐘源。模擬輸入范圍為0V到VDD。ADC不需要外部參考或片上參考。AD7476A/AD7477A/AD7478A的基準源于電源，因此提供了最寬的動態輸入范圍。AD7476A/AD7477A/AD7478A還具有斷電選項，允許在轉換之間節省電源。斷電功能通過標準串行接口實現，如操作模式部分所述。

轉換器操作

AD7476A/AD7477A/AD7478A是基于電荷再分配DAC的逐次逼近型模數轉換器。圖15和圖16顯示了ADC的簡化示意圖。圖15顯示了采集階段的ADC。SW2閉合，SW1處于位置A，比較器保持在平衡狀態，采樣電容器采集VIN上的信號。

當ADC開始轉換時（見圖16），SW2打開，SW1移動到位置B，導致比較器變得不平衡。控制邏輯和電荷再分配DAC用于從采樣電容器中增減固定量的電荷，以使比較器回到平衡狀態。當比較器重新平衡時，轉換完成。控制邏輯產生ADC輸出代碼。圖17顯示了ADC傳輸函數。

ADC傳遞函數

AD7476A/AD7477A/AD7478A的輸出編碼是直接二進制的。設計的代碼轉換發生在連續的整數LSB值處，即1 LSB、2 LSB，依此類推。AD7476A的LSB大小為VDD/4096，AD7477A為VDD/1024，AD7478A為VDD/256。AD7476A/AD7477A/AD7478A的理想傳輸特性如圖17所示。

典型接線圖

圖18顯示了AD7476A/AD7477A/AD7478A的典型連接圖。VREF是從VDD內部獲取的，因此，VDD應該很好地解耦。這提供了0 V到VDD的模擬輸入范圍。轉換結果以16位字輸出，其中有四個前導零，后跟12位、10位或8位結果的MSB。來自AD7477A的10位結果后跟兩個尾隨零，AD7478A的8位結果后跟四個尾隨零。或者，由于AD7476A/AD7477A/AD7478A所需的電源電流非常低，因此可以使用精密基準作為AD7476A/AD7477A/AD7478A的電源。REF19x電壓基準（REF195用于5V或REF193用于3V）可用于向ADC提供所需電壓（見圖18）。如果電源非常嘈雜，或者系統電源電壓不是5 V或3 V（例如，15 V），則此配置特別有用。

REF19x向AD7476A/AD7477A/AD7478A輸出穩定電壓。如果使用低壓差REF193，則需要向AD7476A/AD7477A/AD7478A供電的電流通常為1.2 mA。當ADC以1 MSPS的速率轉換時，REF193需要向AD7476A/AD7477A/AD7478A。REF193的負載調節通常為10 ppm/mA（VS=5 V），由此產生的1.7 mA的誤差為17 ppm（51μV）。這對應于REF193中VDD=3V的AD7476A的0.069 LSB錯誤，AD7477A的0.017 LSB錯誤，AD7478A的0.0043 LSB錯誤。

對于需要考慮功耗的應用，請使用ADC的斷電模式和REF19x參考的休眠模式來提高電源性能。參見“操作模式”一節。

表7提供了在相同的設置條件下，在室溫下用作100 kHz輸入音調的VDD源的典型性能數據。

模擬量輸入

圖19顯示了AD7476A/AD7477A/AD7478A模擬輸入結構的等效電路。兩個二極管D1和D2為模擬輸入提供ESD保護。必須注意確保模擬輸入信號不會超過電源軌300毫伏。這會導致二極管正向偏壓，并開始向基板傳導電流。這些二極管在不會對零件造成不可逆損壞的情況下可以傳導的最大電流為10毫安。圖19中的電容器C1通常約為6 pF，主要歸因于管腳電容。電阻器R1是由開關的導通電阻組成的集中元件。該電阻通常約為100Ω。電容器C2是ADC采樣電容器，通常具有20pf的電容。

對于交流應用，建議使用相關模擬輸入引腳上的帶通濾波器，從模擬輸入信號中移除高頻分量。在諧波失真和信噪比非常重要的應用中，從低阻抗源驅動模擬輸入。大的源阻抗會顯著影響ADC的交流性能，因此需要使用輸入緩沖放大器。運算放大器的選擇是特定應用的函數。

表8提供了在相同設置條件下，在室溫下使用各種運算放大器作為輸入緩沖器的典型性能數據。

當沒有放大器用于驅動模擬輸入時，將源阻抗限制在低值。最大源阻抗取決于可容忍的總諧波失真（THD）量。THD隨著源阻抗的增加而增加，降低了性能（見圖13）。

數字輸入

應用于AD7476A/AD7477A/AD7478A的數字輸入不受限制模擬輸入的最大額定值的限制。相反，應用的數字輸入可以達到7V，并且不像模擬輸入那樣受到VDD+0.3V限制的限制。例如，如果使用3 V的VDD操作AD7476A/AD7477A/AD7478A，則在數字輸入上使用5 V邏輯電平。但是，請注意，當VDD=3v時，SDATA上的數據輸出仍然具有3v邏輯電平。SCLK和CS不受VDD+0.3v限制的另一個優點是避免了電源排序問題。如果在VDD之前應用CS或SCLK，則不會出現鎖存風險，因為在VDD之前應用大于0.3V的信號時，模擬輸入會出現閉鎖。

操作模式

AD7476A/AD7477A/AD7478A的工作模式是通過在轉換期間控制CS信號的（邏輯）狀態來選擇的。有兩種可能的操作模式：正常和斷電。轉換啟動后CS拉高的點決定了AD7476A/AD7477A/AD7478A是否進入斷電模式。類似地，如果已經斷電，CS可以控制設備是恢復正常運行還是保持斷電。這些操作模式旨在提供靈活的電源管理選項。可以選擇這些選項來優化功耗/吞吐量比率，以滿足不同的應用需求。

正常模式

此模式旨在獲得最快的吞吐量性能。在正常模式下，用戶不必擔心任何通電時間，因為AD7476A/AD7477A/AD7478A始終保持滿功率。圖20顯示了AD7476A/AD7477A/AD7478A在該模式下的工作原理圖。轉換在CS的下降沿啟動，如串行接口部分所述。為了確保部件始終保持完全通電，CS必須保持在低位，直到CS下降沿后經過至少10個SCLK下降沿。如果CS在第10個SCLK下降沿之后但在T轉換結束之前的任何時候變高，則部件保持通電，但轉換終止，SDATA返回到三個狀態。對于AD7476A，需要16個串行時鐘周期來完成轉換并訪問完整的轉換結果。對于AD7477A和AD7478A，至少需要14和12個串行時鐘周期才能完成轉換并訪問完整的轉換結果。CS可以在下一次轉換前高怠速或低怠速，直到CS在下一次轉換之前返回高電平（實際上是怠速CS low）。一旦數據傳輸完成（SDATA已返回三個狀態），在安靜時間tQUIET結束后，通過再次使CS變低，可以啟動另一個轉換。

斷電模式

此模式適用于要求較低吞吐量的應用程序；在每次轉換之間關閉ADC電源，或者以高吞吐量執行一系列轉換，然后在多個轉換的這些突發之間關閉ADC一段相對較長的時間。當AD7476A/AD7477A/AD7478A處于斷電狀態時，所有模擬電路斷電。要進入斷電狀態，轉換過程必須中斷，在SCLK的第二個下降沿之后和SCLK的第十個下降沿之前的任何地方使CS高，如圖22所示。

一旦CS在SCLKs窗口中處于高位，部件進入斷電狀態，CS下降沿啟動的轉換終止，SDATA返回到三個狀態。如果CS在第二個SCLK下降沿之前變高，則部件將保持在正常模式并且不會斷電。這避免了由于CS線路故障而導致的意外斷電。為了退出此操作模式并再次接通AD7476A/AD7477A/AD7478A的電源，執行虛擬轉換。在CS的下降沿，設備開始通電，只要CS保持在較低水平，直到第10個SCLK下降沿之后，設備就會繼續通電。一旦經過16個SCLK，并且下一次轉換得到有效的數據結果，設備就會完全通電，如圖24所示。如果在SCLK的第10個下降沿之前CS處于高位，則AD7476A/AD7477A/AD7478A將恢復斷電狀態。這避免了由于CS線路上的故障或CS較低時8個SCLK周期的意外突發而導致的意外加電。雖然設備可以在CS的下降沿開始通電，但只要它發生在第10個SCLK下降沿之前，它就會在CS的上升沿再次斷電。

通電時間

AD7476A/AD7477A/AD7478A的通電時間為1μs，這意味著在SCLK的任何頻率高達20mhz的情況下，一個虛擬周期始終足以允許設備通電。一旦虛擬循環完成，ADC將完全通電，并正確獲取輸入信號。靜態時間tQUIET必須仍然允許從虛擬轉換到CS的下一個下降沿后總線返回到三個狀態的點。當以1 MSPS的吞吐量運行時，AD7476A/AD7477A/AD7478A通電并在一個虛擬周期（即1μs）內獲取0.5 LSB內的信號。

如圖22所示，當以虛擬循環從斷電模式通電時，在部件斷電時處于保持模式的跟蹤和保持在CS下降沿后接收到的第一個SCLK邊緣之后返回到跟蹤模式。如圖22中的A點所示。盡管在任何SCLK頻率下，一個虛擬周期足以為設備通電并獲取VIN，但并不一定意味著必須始終經過16個SCLK的完整虛擬周期才能通電并完全獲取VIN；1μs足以通電設備并獲取輸入信號。例如，如果將5 MHz SCLK頻率應用于ADC，則周期時間變為3.2μs。在一個虛擬周期（3.2μs）中，部件通電并且VIN完全獲取。然而，在使用5 MHz SCLK的1μs之后，只會經過5個SCLK周期。在這個階段，ADC將完全通電并獲取信號。在這種情況下，在第10次SCLK下降沿后，CS可以被調高，并在一段時間后再次降低，tQUIET，以啟動轉換。

當電源首次應用于AD7476A/AD7477A/AD7478A時，ADC可在斷電或正常模式下通電。因此，最好允許虛擬循環過去，以確保零件在嘗試有效轉換之前完全通電。同樣地，如果打算在不使用時將部件保持在斷電模式，并且用戶希望部件在斷電模式下通電，則可以使用虛擬循環來通過執行如圖22所示的循環來確保設備處于斷電狀態。一旦向AD7476A/AD7477A/AD7478A供電，通電時間與從斷電模式通電的時間相同。如果部件在正常模式下通電，則完全通電大約需要1μs。在執行虛擬循環之前，無需等待1μs，以確保所需的操作模式。

相反，在向ADC供電后，可以直接發生假周期。如果第一次有效轉換是在虛擬轉換之后直接執行的，則必須注意確保有足夠的采集時間。如前所述，當從斷電模式通電時，部件返回到CS下降沿之后應用的第一個SCLK邊緣的軌跡。然而，當ADC在通電后開始通電時，跟蹤和保持已經在跟蹤中。這意味著，假設有設備監測ADC電源電流，如果ADC在所需的操作模式下通電，因此不需要假周期來改變模式，則無需假周期來放置軌道并保持在軌道上。

功率與吞吐量

通過在不轉換時使用AD7476A/AD7477A/AD7478A上的斷電模式，ADC的平均功耗在較低的吞吐量下降低。圖23顯示，隨著吞吐量的降低，設備保持斷電狀態的時間更長，并且隨著時間的推移，平均功耗也相應降低。

例如，如果AD7476A/AD7477A/AD7478A以100ksps的吞吐量和20mhz的SCLK（VDD=5v）的連續采樣模式工作，并且設備在轉換之間處于斷電模式，則功耗計算如下：

正常運行時的功耗為17.5mw（VDD=5v）。如果通電時間是一個虛擬循環，也就是說，1μs，剩余的轉換時間為另一個周期，即1μs，則在每個轉換周期中，AD7476A/AD7477A/AD7478A耗散17.5mw，持續2μs。

如果吞吐量為100ksps，循環時間為10μs，則每個周期消耗的平均功率為（2/10）×（17.5mw）=3.5mw。

如果VDD=3v，SCLK=20mhz，并且設備在轉換之間再次處于斷電模式，則正常操作期間的功耗為5.1mw。因此，在每個轉換周期中，AD7576A/AD7477A/AD8478A消耗5.1mw，持續2μs。在吞吐量為100ksps的情況下，每個周期消耗的平均功率為（2/10）×（5.1mw）=1.02mw。

圖23顯示了在使用5V和3V電源的轉換之間使用斷電模式時的功率與吞吐量。斷電模式用于大約333 kSPS或更低的吞吐量，因為在較高的采樣率下，斷電模式不會產生任何節能效果。

串行接口

圖24、圖25和圖26分別顯示了與AD7476A、AD7477A和AD7478A串行接口的詳細時序圖。串行時鐘提供轉換時鐘，并在轉換期間控制來自AD7476A/AD7477A/AD7478A的信息傳輸。

CS信號啟動數據傳輸和轉換過程。

CS的下降沿將跟蹤和保持置于保持模式，并使總線退出三種狀態；此時對模擬輸入進行采樣。此外，轉換在此時啟動。

對于AD7476A，轉換需要16個SCLK周期才能完成。一旦經過13個SCLK下降沿，trackand hold回到下一個SCLK上升沿上的軌道，如圖24中B點所示。在第16個SCLK下降沿上，SDATA線返回到三個狀態。如果上升的邊緣CS發生在16個SCLK之前，轉換終止，SDATA線路返回到3個狀態；否則，SDATA在第16個SCLK下降沿返回到3個狀態，如圖24所示。執行轉換過程和從AD7476A訪問數據需要16個串行時鐘周期。

對于AD7477A，轉換需要14個SCLK周期才能完成。一旦13個SCLK下降沿已經過去，trackand hold將回到下一個上升沿的軌跡，如圖所示在圖25中的B點。如果CS上升沿出現在14個SCLK之前，則轉換終止，SDATA線路返回到三個狀態。如果循環中考慮了16個SCLK，則SDATA在第16個SCLK下降沿返回到3個狀態，如圖25所示。

對于AD7478A，轉換需要12個SCLK周期才能完成。跟蹤保持在第11個下降沿后回到上升沿上的軌道，如圖26中B點所示。如果CS上升沿出現在12個SCLK之前，則轉換終止，SDATA線路回到3 狀態。如果在循環中考慮16個SCLK，則SDATA在第16個SCLK下降沿返回到3個狀態，如圖26所示。

CS進入低時鐘，第一個前導零被微控制器或DSP讀入。然后，從第二個前導零開始的后續SCLK下降沿對剩余數據進行時鐘輸出。因此，串行時鐘上的第一下降時鐘邊緣具有提供的第一前導零并且還時鐘輸出第二前導零。對于AD7476A，數據傳輸中的最后一位在第16個下降沿有效，已經在前一個下降沿（第15個）下降沿計時。

在具有較慢SCLK的應用中，可以在每個SCLK上升沿上讀入數據。在這種情況下，SCLK的第一下降沿時鐘輸出第二超前零點，該零點可在第一上升沿讀取。然而，當CS走低時被打掉的第一個前導零將會丟失，除非在第一個下降沿沒有讀取。SCLK的第15個下降沿時鐘出最后一個位，可以在第15個上升SCLK邊緣讀取。

如果CS在一個SCLK下降沿之后下降，則CS會像以前一樣時鐘輸出第一個前導零，并且可以在SCLK上升沿中讀取。下一個SCLK下降沿時鐘輸出第二個前導零，并且可以在下一個上升沿讀取。

12 SCLK周期串行接口中的AD7478A

對于AD7478A，如果在提供了4個前導零和8個轉換位后，在第12個上升沿使CS處于高位，則該部件可以達到1.2msps的吞吐量。對于AD7478A，跟蹤和保持回到第11上升沿的軌道。在這種情況下，fSCLK=20 MHz和1.2 MSPS的吞吐量提供了：

t2=10 ns min時，tACQ為298 ns。這298ns滿足了tACQ的225 ns要求。

從圖27可以看出，tACQ包括：

式中t8=36 ns最大值。

這允許tQUIET的值為237 ns，滿足50 ns的最低要求。

微處理器接口

AD7476A/AD7477A/AD7478A上的串行接口允許部件直接連接到各種不同的微處理器上。本節介紹如何將AD7476A/AD7477A/AD7478A與一些更常見的微控制器和DSP串行接口協議相連接。

AD7476A/AD7477A/AD7478A至TMS320C541接口

TMS320C541上的串行接口使用連續的串行時鐘和幀同步信號與外圍設備（如AD7476A/AD7477A/AD7478A）同步數據傳輸操作。CS輸入允許TMS320C541和AD7476A/AD7477A/AD7478A之間的接口，而無需任何粘合邏輯。TMS320C541的串行端口設置為在突發模式下工作（串行端口控制寄存器SPC中的FSM=1），內部串行時鐘CLKX（SPC寄存器中的MCM=1）和內部幀信號（SPC寄存器中的TXM=1），因此這兩個引腳都配置為輸出。對于AD7476A，將字長度設置為16位（SPC寄存器中FO=0）。此DSP只允許字長為16位或8位的幀。因此，在需要14位和12位的AD7477A和AD7478A的情況下，FO位被設置為16位。這意味著要獲得轉換結果，需要16個sclk。在這兩種情況下，剩余的sclk會將尾隨的0打掉。對于AD7477A，兩個尾隨零在最后兩個時鐘周期內被時鐘輸出；對于AD7478A，四個尾隨零被時鐘輸出。

總之，SPC寄存器中的值為

FO = 0

FSM = 1

MCM = 1

TXM = 1

格式位FO可以設置為1，將字長度設置為8位，以便在AD7476A/AD7477A/AD7478A上實現斷電模式。

連接圖如圖28所示。對于信號處理應用，必須從TMS320C541獲得幀同步信號，以提供等距采樣。

AD7476A/AD7477A/AD7478A至ADSP-218x接口

ADSP-218x系列DSP直接與AD7476A/AD7477A/AD7478A接口，無需任何粘合邏輯。按以下步驟設置運動控制寄存器：

TFSW=RFSW=1，交替幀

INVRFS=INVTFS=1，激活低幀信號

DTYPE=00，右對齊數據

ISCLK=1，內部串行時鐘

TFSR=RFSR=1，為每個單詞加上幀

IRFS=0，將RFS設置為輸入

ITFS=1，將TFS設置為輸出

SLEN=1111，16位用于AD7476A

SLEN=1101，AD7477A為14位

SLEN=1011，AD7478A為12位

要實現斷電模式，請將SLEN設置為0111以發出8位SCLK突發。連接圖如圖29所示。ADSP-218x將運動的TFS和RFS捆綁在一起，TFS被設置為輸出，RFS被設置為輸入。DSP以交替成幀模式工作，運動控制寄存器按說明設置。在TFS上生成的幀同步信號與CS相關聯，并且，與所有信號處理應用一樣，需要等距采樣。然而，在本例中，定時器中斷用于控制ADC的采樣率，并且在某些情況下，可能無法實現等距采樣。

例如，定時器寄存器加載一個值，該值在所需的采樣間隔內提供中斷。當接收到中斷時，用TFS/DT（ADC控制字）傳輸一個值。TFS控制RFS，從而控制數據的讀取。串行時鐘的頻率設置在SCLKDIV寄存器中。當使用TFS發送指令時，即TX0=AX0，檢查SCLK的狀態。DSP等待，直到SCLK變高、變低和變高，然后傳輸開始。如果定時器和SCLK值的選擇使得要發送的指令發生在SCLK的上升沿上或附近，則可以傳輸數據，也可以等到下一個時鐘邊緣。例如，ADSP-2111的主時鐘頻率為16mhz。如果用值3加載SCLKDIV寄存器，則獲得2 MHz的SCLK，并且每一個SCLK周期將經過八個主時鐘周期。如果定時器寄存器加載值803，則在中斷之間以及隨后的發送指令之間發生100.5 SCLK。當傳輸指令發生在SCLK邊緣時，這種情況會導致非平衡采樣。如果中斷之間的sclk數是N的整數，則由DSP實現等距采樣。

AD7476A/AD7477A/AD7478A至DSP563xx接口

圖30中的連接圖顯示了AD7476A/AD7477A/AD7478A可以連接到摩托羅拉DSP563xx系列DSP的SSI（同步串行接口）。SSI在同步和正常模式下運行（控制寄存器B，CRB中SYN 1=和MOD=0），Tx和Rx內部生成字長幀同步（CRB中的位FSL1=0和位FSL0=0）。通過設置AD7476A的位WL2=0、位WL1=1和位WL0=0，將控制寄存器A（CRA）中的字長度設置為16。AD7478A的字長度可以設置為12位（WL2=0、WL1=0和WL0=1）。此DSP不提供14位字長選項，因此AD7477A字長設為16位元，與AD7476A相同。對于AD7477A，轉換過程使用16個SCLK周期，最后兩個時鐘周期用兩個尾隨的零來填充16位字。

在AD7476A/AD7477A上執行斷電模式/AD7478A，通過在CRA中設置位WL2=0，位WL1=0，位WL0=0，字長度可以更改為8位。CRB寄存器中的FSP位可以設置為1，這意味著幀變低，轉換開始。同樣，通過CRB寄存器中的位SCD2、位SCKD和位SHFD，它確定串行端口中的引腳SC2（幀同步信號）和引腳SCK被配置為輸出，并首先移位MSB。

總而言之：

MOD = 0

SYN=1

WL2、WL1和WL0取決于字長

fs0和l0=l1

FSP=1，負幀同步

SCD2=1

SCKD=1

SHFD=0

注意，對于信號處理應用，來自DSP563xx的幀同步信號必須提供等距采樣。

應用程序提示

接地及布置

設計容納AD7476A/AD7477A/AD7478A的印刷電路板，使模擬和數字部分分開，并限制在電路板的某些區域內。這有助于使用容易分離的地平面。最小腐蝕技術通常對接地層最好，因為它提供了最好的屏蔽。只在一個地方連接數字和模擬地面。如果AD7476A/AD7477A/AD7478A位于多個設備需要AGND到DGND連接的系統中，請在其中一個設備上進行連接僅點，盡可能靠近AD7476A/AD7477A/AD7478A的星形接地點。

避免在設備下運行數字線，因為這些耦合噪聲到模具上。允許模擬接地層在AD7476A/AD7477A/AD7478A下運行，以避免噪聲耦合。在連接到AD7476A/AD7477A/AD7478A的電源線上使用盡可能大的跡線，以提供低阻抗路徑，并減少故障對電源線的影響。用數字接地屏蔽時鐘等快速開關信號，以避免將噪聲輻射到電路板的其他部分，并且不要在模擬輸入附近運行時鐘信號。避免數字和模擬信號交叉。在棋盤的兩邊以直角畫出軌跡。這減少了通過電路板的饋通效應。微帶技術是目前為止最好的，但并不總是可以與雙面板。在這種技術中，電路板的元件側專用于接地層，而信號則放在焊料側。

良好的解耦也非常重要。例如，使用680 nF 0805電容器將電源與GND斷開。當在涉及元件尺寸的應用中使用SC70封裝時，例如，可以使用220 nF 0603電容器。然而，在這種情況下，去耦可能不那么有效，導致大約0.3db的SINAD退化。為了從這些去耦元件中獲得最佳性能，用戶應努力將去耦電容器與VDD和GND引腳之間的距離保持在最小值，并將各自的引腳連接起來。圖31和圖32分別顯示了SC70和MSOP封裝的去耦電容器的建議位置。

如圖32所示，對于MSOP封裝，去耦電容器被放置在盡可能靠近IC的地方，與VDD和GND引腳的軌道長度很短。去耦電容器也可以放置在集成電路板正下方的印刷電路板下側，在通孔連接的VDD和GND引腳之間。對于厚度超過標準1.6毫米的多氯聯苯，不建議采用這種方法。最佳的性能是實現與去耦電容器在頂部的電路板旁邊的IC。

同樣，對于SC70封裝，去耦電容器應盡可能靠近VDD和GND引腳。由于它的引腳，也就是說，VDD緊挨著GND，去耦電容器可以放置在離IC非常近的地方。去耦電容器可以直接放在VDD和GND管腳下的PCB底面，但是去耦電容器與IC在同一側可以獲得最佳性能。

評估AD7476A/AD7477A性能

評估板包包括一個完全組裝和測試的評估板、文檔和軟件，用于通過EVAL-board控制器從PC控制板。EVAL-BOARD控制器可以與AD7476ACB/AD7477ACB評估板以及許多其他以CB標志符結尾的模擬設備評估板一起使用，演示/評估AD7476A/AD7477A的交流和直流性能。該軟件允許用戶在AD7476A/AD7477A上執行ac（快速傅立葉變換）和dc（代碼直方圖）測試。有關更多信息，請參閱評估板應用說明。

外形尺寸

1、 Z=符合RoHS的零件。

2、W=符合汽車應用要求。

3、 EVAL-AD7476ACBZ可作為獨立評估板使用，也可與EVAL-CONTROL板一起使用，以進行評估/演示。

4、EVAL-CONTROL BRD2是一個完整的單元，允許PC控制所有以CB標識符結尾的模擬設備評估板并與之通信。要訂購完整的評估套件，您需要訂購特定的ADC評估板，例如EVAL-AD7476ACB、EVAL-CONTROLBRD2和12伏交流變壓器。更多信息，請參閱相關評估委員會申請說明。

5、 這里的線性誤差是指積分非線性。

6、 KS=SC70；RM=MSOP。

汽車產品

AD7476AWYRMZ、AD7476AWYRMZ-RL7、AD7477AWARMZ、AD7477AWARMZ-RL、AD7478AWARMZ和AD7478AWARMZ-RL型號可提供受控制造，以支持汽車應用的質量和可靠性要求。請注意，這些汽車型號的規格可能與商用車型不同；因此，設計師應仔細閱讀本數據表的規格部分。只有所示的汽車級產品可用于汽車應用。請聯系您當地的模擬設備客戶代表以獲取具體的產品訂購信息，并獲取這些型號的特定汽車可靠性報告。

　　安芯科創是一家國內芯片代理和國外品牌分銷的綜合服務商,公司提供芯片ic選型、藍牙WIFI模組、進口芯片替換國產降成本等解決方案,可承接項目開發,以及元器件一站式采購服務,類型有運放芯片、電源芯片、MO芯片、藍牙芯片、MCU芯片、二極管、三極管、電阻、電容、連接器、電感、繼電器、晶振、藍牙模組、WI模組及各類模組等電子元器件銷售。（關于元器件價格請咨詢在線客服黃經理：15382911663）

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