特征

快速吞吐量：1 MSPS

規(guī)定用于2.7 V至5.25 V的VDD

最大吞吐量下的低功耗：

當(dāng)VDD=3 V時，1 MSPS時最大4 mW

最大9.25 mW，1 MSPS，VDD=5 V

偽差分模擬輸入

寬輸入帶寬：輸入頻率為100 kHz時為70 dB SINAD

靈活的電源/串行時鐘速度管理

無管道延遲

高速串行接口：SPI®-/QSPI™-/微絲™-/DSP兼容

斷電模式：最大1μA

8-引線SOT-23和MSOP封裝

應(yīng)用

傳感器接口

電池供電系統(tǒng)

數(shù)據(jù)采集系統(tǒng)

便攜式儀器

一般說明

AD7441/AD7451分別是10-/12位高速、低功耗、單電源、逐次逼近（SAR）和模數(shù)轉(zhuǎn)換器（adc），具有偽差分模擬輸入。這些部件的工作電壓為2.7伏至5.25伏，在高達1毫秒/秒的高吞吐率下實現(xiàn)極低的功耗。

AD7441/AD7451包含一個低噪聲、寬帶寬、差分跟蹤保持（T/H）放大器，可處理高達3.5 MHz的輸入頻率。這些器件的參考電壓由外部施加在VREF引腳上，其范圍從100 mV到VDD，具體取決于電源和適合的應(yīng)用。

轉(zhuǎn)換過程和數(shù)據(jù)采集由CS和串行時鐘控制，允許設(shè)備與微處理器或DSP接口。轉(zhuǎn)換開始時，輸入信號在CS下降沿采樣。這些部分的SAR架構(gòu)確保沒有管道延遲。

產(chǎn)品亮點

1、 使用2.7 V至5.25 V電源操作。

2、 高吞吐量，低功耗。AD7441/AD7451采用3V電源，以1 MSPS的吞吐率提供4MW的最大功耗。

3、 偽差分模擬輸入。

4、 靈活的電源/串行時鐘速度管理。轉(zhuǎn)換率由串行時鐘決定，當(dāng)通過串行時鐘速度增加而減少轉(zhuǎn)換時間時，允許功率降低。這些部件還具有關(guān)機模式，以在較低的吞吐量下最大限度地提高功率效率。

5、 可變電壓參考輸入。

6、 沒有管道延遲。

7、 通過CS輸入和一次性轉(zhuǎn)換控制精確控制采樣瞬間。

8、 ENOB>10位，典型參考電壓為500 mV。

功能框圖

時序圖

典型性能特征

TA=25°C，fS=1 MSPS，fSCLK=18 MHz，VDD=2.7 V至5.25 V，VREF=2.5 V，除非另有說明。

術(shù)語

信噪比

這是在ADC輸出端測得的SINAD比率。信號是基波的均方根振幅。噪聲是所有非基本信號的總和，不超過采樣頻率的一半（f/2），不包括直流電。該比率取決于數(shù)字化過程中量化層級的數(shù)量：層級越多，量化噪音越小。對于具有正弦波輸入的理想N位轉(zhuǎn)換器，理論SINAD比由：

因此，對于12位轉(zhuǎn)換器，SINAD為74db；對于10位轉(zhuǎn)換器，SINAD為62db。

總諧波失真（THD）

THD是諧波的均方根和與基波的比值。在AD7441/AD7451中，THD為

式中：V1是基波的均方根振幅。V2、V3、V4、V5和V6是第二至第六次諧波的均方根振幅。

峰值諧波或雜散噪聲

基頻諧波值（不包括ADC）的最大雜散值fS/2定義為ADC的最大雜散值。通常情況下，該規(guī)范的值由頻譜中最大的諧波決定，但對于諧波埋在噪聲層中的ADC來說，這是一個噪聲峰值。

互調(diào)失真

當(dāng)輸入由兩個頻率（fa和fb）的正弦波組成時，具有非線性的有源器件在mfa±nfb的和頻和差頻下產(chǎn)生畸變產(chǎn)物，其中m，n=0，1，2，3，依此類推。互調(diào)失真項是指m和n都不等于零的項。例如，二階項包括（fa+fb）和（fa−fb），而三階項包括（2fa+fb）、（2fa−fb）、（fa+2fb）和（fa−2fb）。

AD7441/AD7451使用CCIF標準進行測試，其中兩個輸入頻率接近輸入帶寬的頂端。在這種情況下，二階項的頻率通常與原始正弦波相距甚遠，而三階項的頻率通常接近輸入頻率。因此，二階和三階項是分開指定的。互調(diào)失真的計算是根據(jù)THD規(guī)范進行的，其中它是單個失真產(chǎn)物的rms和與基本原理總和的均方根振幅的比值，用分貝表示。

光圈延遲

這是從采樣時鐘的前沿到ADC實際采樣的時間量。

孔徑抖動

這是實際采樣的有效時間點上的樣本對樣本的變化。

全功率帶寬

ADC的全功率帶寬是指輸入頻率，在該頻率下，重構(gòu)的基波振幅降低0.1db或3db（對于全刻度輸入）。

積分非線性

這是與通過ADC傳輸函數(shù)端點的直線的最大偏差。

微分非線性（DNL）

這是ADC中任何兩個相鄰代碼之間的實測和理想1 LSB變化之間的差值。

偏移誤差

這是第一個代碼轉(zhuǎn)換（000…000到000…001）與理想狀態(tài)（即AGND+1 LSB）的偏差。

增益誤差

這是偏移誤差調(diào)整后最后一個代碼轉(zhuǎn)換（111…110到111…111）與理想值（即VREF−1 LSB）的偏差。

跟蹤并保持采集時間

跟蹤保持采集時間是跟蹤保持放大器保持在跟蹤模式下，使其輸出達到并穩(wěn)定在所應(yīng)用輸入信號的0.5 LSB范圍內(nèi)所需的最短時間。

電源抑制比

電源抑制比定義為滿標度頻率（f）下ADC輸出的功率與應(yīng)用于頻率fS的ADC vdd電源的100 mV p-p正弦波的功率之比。此輸入的頻率從1 kHz到1 MHz不等。

其中：

Pf是ADC輸出中頻率f處的功率。

Pfs是ADC輸出中頻率fs下的功率。

操作理論

電路信息

AD7441/AD7451是10-/12位、高速、低功耗、單電源、逐次逼近、帶偽差分模擬輸入的模數(shù)轉(zhuǎn)換器（ADC）。這些部件使用一個2.7伏到5.25伏的電源供電，當(dāng)使用18兆赫的SCLK供電時，其吞吐量可達1毫秒/秒。AD7441/AD7451需要對VREF引腳應(yīng)用外部參考。

AD7441/AD7451有一個SAR ADC，一個片上差分跟蹤保持放大器，以及一個串行接口，位于8線SOT-23或MSOP封裝中。串行時鐘輸入從部件訪問數(shù)據(jù)，并為SAR ADC提供時鐘源。AD7441/AD7451具有斷電選項，可降低轉(zhuǎn)換之間的功耗。斷電功能通過標準串行接口實現(xiàn)，如操作模式部分所述。

變頻器操作

AD7441/AD7451是基于兩個電容式dac的SAR adc。圖19和圖20分別顯示了采集和轉(zhuǎn)換階段ADC的簡化示意圖。ADC由控制邏輯、一個SAR和兩個電容式DAC組成。在圖19（采集階段），SW3閉合，SW1和SW2處于位置A，比較器保持在平衡狀態(tài)，采樣電容器陣列采集輸入端的差分信號。

當(dāng)ADC開始轉(zhuǎn)換時（見圖20），SW3打開，SW1和SW2移動到位置B，導(dǎo)致比較器變得不平衡。轉(zhuǎn)換開始后，兩個輸入斷開。控制邏輯和電荷再分配dac用于從采樣電容陣列中添加和減去固定數(shù)量的電荷，以使比較器回到平衡狀態(tài)。當(dāng)比較器重新平衡時，轉(zhuǎn)換完成。控制邏輯產(chǎn)生ADC輸出代碼。驅(qū)動VIN+和VIN-引腳的源的輸出阻抗必須匹配；否則兩個輸入的穩(wěn)定時間不同，會導(dǎo)致誤差。

ADC傳遞函數(shù)

AD7441/AD7451的輸出編碼是直接（自然）二進制的。設(shè)計的代碼轉(zhuǎn)換在連續(xù)的LSB值（1lsb、2lsb等）下發(fā)生。AD7451的LSB大小是VREF/4096，AD7441的LSB大小是VREF/1024。AD7441/AD7451的理想傳輸特性如圖21所示。

典型接線圖

圖22顯示了設(shè)備的典型連接圖。在此設(shè)置中，GND引腳連接到系統(tǒng)的模擬接地層。VREF引腳連接到AD780，AD780是一個2.5V的解耦參考源。信號源通過單位增益緩沖器連接到VIN+模擬輸入。將直流電壓連接到VIN–引腳，為VIN+輸入提供偽接地。用10μF鉭電容和0.1μF陶瓷電容將VDD管腳與AGND解耦。使用至少0.1μF的電容器將參考引腳與AGND解耦。轉(zhuǎn)換結(jié)果以16位字輸出，其中4個前導(dǎo)零，后面是12位或10位結(jié)果的MSB。AD7441的10位結(jié)果后跟兩個尾隨零。

模擬量輸入

AD7441/AD7451具有偽差分模擬輸入。VIN+輸入與信號源耦合，必須具有vp-p的振幅，以利用部件的整個動態(tài)范圍。直流輸入被施加到VREF上。施加到該輸入上的電壓為VIN-輸入提供一個接地偏移或偽接地。偽差分輸入將模擬輸入信號地與ADC地分開，允許取消直流共模電壓。

由于ADC是從單一電源供電，所以有必要對地面雙極信號進行電平偏移，以滿足輸入要求。運算放大器（例如，AD8021）可以被配置成重新縮放和電平偏移地基（雙極）信號，使其與AD7441/AD7451的輸入范圍兼容（參見圖23）。

當(dāng)轉(zhuǎn)換發(fā)生時，偽地對應(yīng)于0，最大模擬輸入對應(yīng)于AD7451的4096和AD7441的1024。

模擬輸入結(jié)構(gòu)

圖24顯示了AD7441/AD7451模擬輸入結(jié)構(gòu)的等效電路。四個二極管為模擬輸入提供ESD保護。必須注意確保模擬輸入信號不會超過電源軌300毫伏以上。這導(dǎo)致這些二極管正向偏壓并開始傳導(dǎo)到基片中。這些二極管可傳導(dǎo)高達10毫安，而不會對零件造成不可逆轉(zhuǎn)的損壞。C1電容器（見圖24）通常為4 pF，主要歸因于管腳電容。電阻器是由開關(guān)的導(dǎo)通電阻組成的集中元件。這些電阻器的值通常約為100Ω。C2電容器是ADC采樣電容器，通常具有16 pF的電容。

對于交流應(yīng)用，建議通過在相關(guān)模擬輸入引腳上使用RC低通濾波器從模擬輸入信號中移除高頻分量。在諧波失真和信噪比非常重要的應(yīng)用中，建議從低阻抗源驅(qū)動模擬輸入。大的源阻抗會顯著影響ADC的交流性能，這就需要使用輸入緩沖放大器。放大器的選擇是特定應(yīng)用的函數(shù)。

當(dāng)沒有放大器用于驅(qū)動模擬輸入時，建議將源阻抗限制在低值。最大源阻抗取決于可容忍的總諧波失真量。THD隨著源阻抗的增加和性能的降低而增大。

圖25顯示了不同源阻抗下THD與模擬輸入信號頻率的關(guān)系圖。

圖26顯示了不同電源電壓下THD與模擬輸入頻率的關(guān)系圖，而采樣頻率為1 MSPS，SCLK為18 MHz。在這種情況下，源阻抗為10Ω。

數(shù)字輸入

應(yīng)用于AD7441/AD7451的數(shù)字輸入不受限制模擬輸入的最大額定值的限制。相反，應(yīng)用的數(shù)字輸入，即CS和SCLK，可以達到7V，并且不受模擬輸入上VDD+0.3V限制的限制。輸入不受VDD+0.3v限制的主要優(yōu)點是避免了電源排序問題。如果在VDD之前應(yīng)用了CS或SCLK，則不會出現(xiàn)閉鎖風(fēng)險，因為在VDD之前應(yīng)用大于0.3V的信號時，模擬輸入會出現(xiàn)閉鎖。

參考文獻

需要外部電源為AD7441/AD7451提供參考。該參考輸入的范圍從100毫伏到VDD。對于2.7 V至5.25 V的電源，規(guī)定的參考電壓為2.5 V。為應(yīng)用選擇的參考輸入不得大于電源。參考源中的誤差會導(dǎo)致AD7441/AD7451傳輸函數(shù)中的增益誤差，并增加部件的指定滿標度誤差。VREFpin上必須放置至少0.1μF的電容器。AD7441/AD7451的合適參考源包括AD780和ADR421。圖27顯示了VREF引腳的典型連接圖。

串行接口

圖2和圖3分別顯示了AD7451和AD7441串行接口的詳細時序圖。串行時鐘提供轉(zhuǎn)換時鐘，并在轉(zhuǎn)換期間控制來自設(shè)備的數(shù)據(jù)傳輸。

CS啟動轉(zhuǎn)換過程并設(shè)置數(shù)據(jù)傳輸幀。

CS的下降沿使軌道保持進入保持模式，并使總線脫離三種狀態(tài)。對模擬輸入進行采樣，此時開始轉(zhuǎn)換。轉(zhuǎn)換需要16個SCLK周期才能完成。

一旦出現(xiàn)13個SCLK下降沿，跟蹤并保持在下一個SCLK上升沿上回到跟蹤模式，如圖2和圖3中的B點所示。在第16個SCLK下降沿，SDATA線回到三個狀態(tài)。

如果CS上升沿出現(xiàn)在16個SCLK之前，則轉(zhuǎn)換終止，SDATA線路返回到3個狀態(tài)。

來自AD7441/AD7451的轉(zhuǎn)換結(jié)果作為串行數(shù)據(jù)流提供在SDATA輸出上。這些位在SCLK輸入的下降沿時鐘輸出。AD7451的數(shù)據(jù)流由四個前導(dǎo)零和12位轉(zhuǎn)換數(shù)據(jù)組成，先提供MSB。AD7441的數(shù)據(jù)流由四個前導(dǎo)零組成，后面是10位轉(zhuǎn)換數(shù)據(jù)，后面是兩個尾隨的零，這也是首先提供給MSB的。在這兩種情況下，輸出編碼都是直接（自然）二進制的。

執(zhí)行轉(zhuǎn)換需要16個串行時鐘周期以及從AD7441/AD7451訪問數(shù)據(jù)。CS變低提供DSP或微控制器讀入的第一個前導(dǎo)零。然后，剩余數(shù)據(jù)從第二個前導(dǎo)零開始，在隨后的SCLK下降沿上計時。因此，串行時鐘上的第一下降時鐘邊緣提供第二前導(dǎo)零。數(shù)據(jù)傳輸中的最后一位在第16個下降沿有效，在前一個（15）下降沿已打卡。一旦轉(zhuǎn)換完成，并且在16個時鐘周期之后訪問了數(shù)據(jù)，重要的是要確保在開始下一個轉(zhuǎn)換之前，有足夠的時間來滿足采集和安靜時間規(guī)范（參見定時示例1和定時示例2部分）。為了使用18MHz時鐘實現(xiàn)1 MSPS，18時鐘脈沖串執(zhí)行轉(zhuǎn)換，并在下一次轉(zhuǎn)換之前留出足夠的時間用于采集和安靜時間。

在具有較慢SCLK的應(yīng)用中，可以在每個SCLK上升沿（即SCLK的第一個上升沿）讀入數(shù)據(jù)在CS下降沿提供了前導(dǎo)零，并且第15個SCLK邊緣提供了DB0。

定時示例1

fSCLK=18mhz，吞吐量為1msps，周期時間為：

周期包括：

因此，如果t2=10 ns，則

這296納秒滿足290納秒的默契要求。

從圖28可以看出，默契包括：

式中t8=35ns。這允許tQUIET的值為122 ns，滿足60ns的最低要求。

定時示例2

如果fSCLK=5 MHz和315 kSPS的吞吐量，則周期時間為：

周期包括：

因此，如果t2為10 ns，則

此664 ns滿足290 ns的要求默契。來自圖28，默契包括：

式中t8=35ns。這允許tQUIET的值為129 ns，滿足60ns的最低要求。

在這個例子中，以及其他較慢的時鐘值，信號可以在轉(zhuǎn)換完成之前獲得，但是仍然需要在轉(zhuǎn)換之間留出60 ns的最小值。在實施例2中，在圖28中的大約C點處完全獲取信號。

操作模式

AD7441/AD7451的工作模式是通過在轉(zhuǎn)換期間控制CS信號的邏輯狀態(tài)來選擇的。有兩種工作模式：正常模式和斷電模式。轉(zhuǎn)換啟動后CS被拉高的點決定了部件是否進入斷電模式。

同樣，如果已經(jīng)斷電，CS控制設(shè)備是恢復(fù)正常運行還是保持斷電。這些模式提供了靈活的電源管理選項，可以針對不同的應(yīng)用需求優(yōu)化功耗/吞吐量比率。

正常模式

此模式用于實現(xiàn)最快的吞吐量性能。當(dāng)AD7441/AD7451始終保持完全通電時，用戶不必擔(dān)心任何通電時間。圖29顯示了AD7441/AD7451在該模式下的運行示意圖。轉(zhuǎn)換開始在CS的下降沿（見串行接口部分）。到確保零件保持完全通電，CS必須保持在較低位置，直到CS下降沿后經(jīng)過至少10個SCLK下降沿。

如果CS在第10個SCLK下降沿之后，但在第16個SCLK下降沿之前的任何時間處于高電平，則部件保持通電，但是轉(zhuǎn)換終止，SDATA返回到三個狀態(tài)。完成轉(zhuǎn)換和訪問完整轉(zhuǎn)換需要16個串行時鐘周期結(jié)果。CS可以高怠速直到下一次轉(zhuǎn)換，也可以低怠速到下一次轉(zhuǎn)換之前的某個時間。一旦數(shù)據(jù)傳輸完成，也就是說，當(dāng)SDATA返回到三個狀態(tài)時，另一個轉(zhuǎn)換可以在安靜時間tQUIET之后啟動，從而使CS變低。

斷電模式

此模式適用于要求較低吞吐量的應(yīng)用程序；在每次轉(zhuǎn)換之間關(guān)閉ADC，或以高吞吐量執(zhí)行一系列轉(zhuǎn)換，然后在這些轉(zhuǎn)換突發(fā)之間關(guān)閉ADC一段相對較長的時間。當(dāng)AD7441/AD7451處于斷電模式時，所有模擬電路均斷電。為了使AD7441/AD7451進入斷電模式，轉(zhuǎn)換過程必須中斷，在SCLK的第二個下降沿之后和第十個下降沿之前的任何地方使CS高，如圖30所示。

一旦CS在SCLKs窗口中處于高位，部件進入斷電狀態(tài)，CS下降沿啟動的轉(zhuǎn)換終止，SDATA返回到三個狀態(tài)。從CS上升沿到SDATA三態(tài)啟用的時間永遠不大于t8（請參閱章節(jié)）。如果定時規(guī)格CS在第二個SCLK下降沿之前變高，則部件將保持在正常模式并且不會斷電。這避免了由于CS線路故障而導(dǎo)致的意外斷電。

要退出掉電模式并再次接通AD7441/AD7451的電源，執(zhí)行虛擬轉(zhuǎn)換。在CS的下降沿，設(shè)備開始通電，只要CS保持在低位，直到第10個SCLK下降沿之后，設(shè)備就會繼續(xù)通電。設(shè)備在1μs后完全通電，如中所示，下一次轉(zhuǎn)換產(chǎn)生有效數(shù)據(jù)。

如果在SCLK的第10個下降沿之前CS處于高位，則AD7441/AD7451將再次進入斷電狀態(tài)。這避免了由于CS線路上的故障或CS較低時8個SCLK周期的意外突發(fā)而導(dǎo)致的意外加電。所以盡管設(shè)備可能在CS下降沿開始通電，只要它發(fā)生在第10個SCLK下降沿之前，它就會再次在CS上升沿斷電。

通電時間

AD7441/AD7451的通電時間通常為1μs，這意味著在SCLK的任何頻率高達18mhz時，一個虛擬周期始終足以允許設(shè)備通電。一旦虛擬循環(huán)完成，ADC將完全通電，并正確獲取輸入信號。靜態(tài)時間tQUIET必須仍然允許從虛擬轉(zhuǎn)換后總線返回到三個狀態(tài)的點開始CS的下一個下降邊緣。

當(dāng)以1 MSPS的最大吞吐量運行時，AD7441/AD7451在一個虛擬周期（即1μs）內(nèi)通電并獲取±0.5 LSB的信號。當(dāng)從具有虛擬循環(huán)的斷電模式通電時，如圖31所示，在部件斷電時處于保持模式的跟蹤和保持在第一次之后返回到跟蹤模式SCLK邊緣零件在CS下降沿后接收。如圖31中的A點所示。

盡管在任何SCLK頻率下，一個虛擬周期足以為設(shè)備通電并獲取VIN，但并不一定意味著必須始終經(jīng)過16個SCLK的完整虛擬周期來通電并完全獲取VIN；1μs足以通電設(shè)備并獲取輸入信號。

例如，當(dāng)將5mhz SCLK頻率應(yīng)用于ADC時，周期時間為3.2μs（即1/（5mhz）×16）。在一個虛擬循環(huán)中，3.2μs，部件通電，并完全獲得VIN。然而，在使用5mhz SCLK的1μs后，僅經(jīng)過5個SCLK周期。在此階段，ADC已完全通電，并且獲取信號。因此，在這種情況下，CS可以在第10個SCLK下降沿之后升高，并在一個時間tQUIET之后再次降低，以啟動轉(zhuǎn)換。

當(dāng)電源首次應(yīng)用于AD7441/AD7451時，ADC可在斷電模式或正常模式下通電。因此，最好允許虛擬循環(huán)過去，以確保零件在嘗試有效轉(zhuǎn)換之前完全通電。同樣，如果用戶希望部件在斷電模式下通電，那么可以使用虛擬循環(huán)來確保設(shè)備處于斷電模式，方法是執(zhí)行圖30中所示的循環(huán)。一旦向AD7441/AD7451供電，通電時間與從斷電模式通電的時間相同。正常模式下完全通電大約需要1μs。在執(zhí)行虛擬循環(huán)之前，無需等待1μs，以確保所需的操作模式。相反，在向ADC供電后，可以直接發(fā)生假周期。如果在虛擬轉(zhuǎn)換之后直接執(zhí)行第一次有效轉(zhuǎn)換，則必須注意確保允許足夠的采集時間。

如前所述，當(dāng)從斷電模式通電時，部件在第一個SCLK邊緣返回到跟蹤模式在CS下降沿后使用。然而，當(dāng)ADC在電源接通后開始通電時，跟蹤保持已經(jīng)處于跟蹤模式。這意味著（假設(shè)有監(jiān)控ADC電源電流的設(shè)備），如果ADC在所需的操作模式下通電，則無需假周期來改變模式。因此，也不需要假循環(huán)來放置軌道并保持在軌道上。

功率與吞吐量

通過在不轉(zhuǎn)換時在設(shè)備上使用斷電模式，ADC的平均功耗在較低的吞吐量下降低。圖32顯示了當(dāng)吞吐量降低時，設(shè)備如何在斷電狀態(tài)下保持更長時間，并且平均功耗也相應(yīng)降低。例如，如果AD7441/AD7451以100ksps的吞吐量和18mhz的SCLK在連續(xù)采樣模式下工作，并且設(shè)備在轉(zhuǎn)換之間處于斷電模式，則正常操作期間的功耗最大等于9.25mw（對于VDD=5v）。

如果通電時間是一個虛擬周期（1μs），剩余的轉(zhuǎn)換時間是另一個周期（1μs），那么可以說AD7441/AD7451在每個轉(zhuǎn)換周期中消耗9.25 mW，持續(xù)2μs。（此功耗數(shù)據(jù)假定進入斷電模式的時間非常短。隨著用于進入斷電模式的時鐘脈沖數(shù)的增加，此功率值也會增加）。AD7441/AD7451的剩余8μs功耗僅為5μW。

計算圖32中的冪數(shù)如下：

如果吞吐量=100ksps，則循環(huán)時間=10μs，每個周期消耗的平均功率為：

在相同的情況下，如果VDD=3v，正常運行期間的功耗最大為4mw。

現(xiàn)在可以說AD7441/AD7451在每個轉(zhuǎn)換周期中耗散4mw，持續(xù)2μs。

因此，在吞吐量為100 kSPS的每個循環(huán)中消耗的平均功率為，

為了在320 kSPS以上的吞吐量下獲得最佳的功率性能，建議降低串行時鐘頻率。

微處理器與DSP接口

AD7441/AD7451上的串行接口允許部件直接連接到一系列不同的微處理器上。本節(jié)介紹如何將AD7441/AD7451與一些更常見的微控制器和DSP串行接口協(xié)議相連接。

AD7441/AD7451至ADSP-21xx

ADSP-21xx系列DSP直接與AD7441/AD7451接口，無需任何粘合邏輯。運動控制寄存器的設(shè)置如下：

TFSW=RFSW=1 交替框架

INVRFS=INVTFS=1 激活低幀信號

DTYPE = 00 右對齊數(shù)據(jù)

SLEN=1111 16位數(shù)據(jù)字

ISCLK=1 內(nèi)部串行時鐘

TFSR=RFSR=1 把每一個字框起來

IRFS = 0

ITFS = 1

為了實現(xiàn)掉電模式，將SLEN設(shè)置為1001以發(fā)出8位SCLK突發(fā)。

連接圖如圖33所示。ADSP-21xx將運動的TFS和RFS捆綁在一起，TFS被設(shè)置為輸出，RFS被設(shè)置為輸入。DSP以交替成幀模式工作，運動控制寄存器按說明設(shè)置。在上生成的幀同步信號TFS與CS相連，并且，與所有信號處理應(yīng)用一樣，等距采樣是必需的。然而，在本例中，定時器中斷用于控制ADC的采樣率，并且在某些情況下，不能實現(xiàn)等距采樣。

例如，定時器寄存器加載一個值，該值在所需的采樣間隔內(nèi)提供中斷。當(dāng)接收到中斷時，用TFS/DT（ADC控制字）傳輸一個值。TFS用于控制RFS，從而控制數(shù)據(jù)的讀取。串行時鐘的頻率設(shè)置在SCLKDIV寄存器中。當(dāng)使用TFS發(fā)送指令時，即AX0=TX0，檢查SCLK的狀態(tài)。DSP等待SCLK變高、變低和變高后，才開始傳輸。如果定時器和SCLK值的選擇使得要發(fā)送的指令發(fā)生在SCLK的上升沿上或附近，則可以傳輸數(shù)據(jù)或等待下一個時鐘邊緣。

例如，ADSP-2111的主時鐘頻率為16mhz。如果SCLKDIV寄存器加載值為3，則獲得2 MHz的SCLK，并且每一個SCLK周期經(jīng)過8個主時鐘周期。如果定時器寄存器加載值803，則在中斷之間以及隨后的傳輸指令之間發(fā)生100.5 SCLK。由于傳輸指令發(fā)生在SCLK邊緣，這種情況導(dǎo)致非平衡采樣。如果中斷之間的sclk數(shù)是N的整數(shù)，則由DSP實現(xiàn)等距采樣。

AD7441/AD7451至TMS320C5x/C54x

TMS320C5x/C54x上的串行接口使用連續(xù)的串行時鐘和幀同步信號，將數(shù)據(jù)傳輸操作與AD7441/AD7451等外圍設(shè)備同步。CS輸入允許在TMS320C5x/C54x和AD7441/AD7451之間輕松連接，無需任何粘合邏輯。TMS320C5x/C54x的串行端口設(shè)置為在內(nèi)部CLKx（Tx串行時鐘）和FSx（Tx幀同步）的突發(fā)模式下工作。串行端口控制寄存器（SPC）必須具有以下設(shè)置：FO=0、FSM=1、MCM=1和TXM=1。格式位FO可以設(shè)置為1，將字長度設(shè)置為8位，以便在AD7441/AD7451上實現(xiàn)斷電模式。連接圖如所示。注意，對于信號處理應(yīng)用，來自TMS320C5x/C54x的幀同步信號必須提供等距采樣。

AD7441/AD7451至DSP56xxx

圖35中的連接圖顯示了如何將AD7441/AD7451連接到摩托羅拉DSP56xxx系列DSP的SSI（同步串行接口）。SSI在同步模式下運行（CRB中的SYN位=1），內(nèi)部生成的1位時鐘周期幀同步用于Tx和Rx（CRB中的位FSL1=1和位FSL0=0）。通過在CRA中設(shè)置位WL1=1和位WL0=0，將字長度設(shè)置為16。為了在AD7441/AD7451上實現(xiàn)斷電模式，可以通過在CRA中設(shè)置B it WL1=0和Bit WL0=0將字長度更改為8位。注意，對于信號處理應(yīng)用，來自DSP56xxx的幀同步信號必須提供等距采樣。

接地和布局提示

安裝AD7441/AD7451的印刷電路板的設(shè)計必須使模擬和數(shù)字部分分開并限制在電路板的某些區(qū)域內(nèi)。這有助于使用容易分離的地平面。最小腐蝕技術(shù)通常對接地層最好，因為它提供了最好的屏蔽。數(shù)字和模擬接地層只能在一個地方連接：一個星形接地點，盡可能靠近AD7441/AD7451上的GND引腳。

避免在設(shè)備下方運行數(shù)字線路，因為這會將噪聲耦合到模具上。模擬接地層必須允許在AD7441/AD7451下運行，以避免噪聲耦合。連接到AD7441/AD7451的電源線必須使用盡可能大的跡線，以提供低阻抗路徑，并減少故障對電源線的影響。

時鐘等快速開關(guān)信號必須用數(shù)字接地屏蔽，以避免輻射噪聲到電路板的其他部分，時鐘信號決不能在模擬輸入附近運行。避免數(shù)字和模擬信號交叉。電路板兩側(cè)的跡線必須彼此成直角。這減少了電路板上的饋通效應(yīng)。微帶技術(shù)是目前為止最好的，但并不總是可以與雙面板。

在這種技術(shù)中，電路板的元件側(cè)專用于接地層，而信號則放在焊料側(cè)。良好的解耦也很重要。所有模擬電源必須與10μF鉭電容器并聯(lián)，0.1μF電容器接地。為了從這些解耦組件中獲得最佳效果，它們必須盡可能靠近設(shè)備。

評估績效

評估板包包括一個完全組裝和測試的評估板、文檔和軟件，用于通過評估板控制器從PC控制板。評估板控制器可與AD7441和AD7451評估板以及許多其他模擬設(shè)備，包括以CB指示符結(jié)尾的評估板一起使用，以演示和評估AD7441和AD7451的交流和直流性能。

該軟件允許用戶在AD7441/AD7451上執(zhí)行ac（快速傅立葉變換）和dc（代碼直方圖）測試。有關(guān)更多信息，請參閱評估工具包附帶的AD7441/AD7451應(yīng)用說明。

外形尺寸

1、Z=符合RoHS的零件。

2、這里的線性誤差是指積分非線性誤差。

3、它可以用作獨立的評估委員會，也可以與評估委員會控制器一起使用，以進行評估/演示。

4、評估板控制器是一個完整的單元，允許PC控制所有模擬設(shè)備，并與以CB標志結(jié)束的所有模擬設(shè)備進行通信。要訂購?fù)暾脑u估套件，您必須訂購ADC評估板（EVAL-AD7451CB或EVAL-AD7441CB）、EVAL-CONTROL BRD2和一臺12伏交流變壓器。有關(guān)更多信息，請參閱評估工具包附帶的AD7451/AD7441應(yīng)用說明。

　　安芯科創(chuàng)是一家國內(nèi)芯片代理和國外品牌分銷的綜合服務(wù)商,公司提供芯片ic選型、藍牙WIFI模組、進口芯片替換國產(chǎn)降成本等解決方案,可承接項目開發(fā),以及元器件一站式采購服務(wù),類型有運放芯片、電源芯片、MO芯片、藍牙芯片、MCU芯片、二極管、三極管、電阻、電容、連接器、電感、繼電器、晶振、藍牙模組、WI模組及各類模組等電子元器件銷售。（關(guān)于元器件價格請咨詢在線客服黃經(jīng)理：15382911663）

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