特征

•直接測量64的單片機解決方案低電平電流

•經驗證的高精度，真正的集成100%收費架構

•為現有DDC系列輕松升級應用

•極低功率：3mW/通道

•極線性：進口=讀數的±0.025%±1.0ppm FSR

•低噪音：FSR 6.3ppm

•可調滿標度范圍

•可調速度

–數據速率高達6kSPS，20位性能

–微秒集成時間低至160

•菊花鏈串行接口

•封裝內旁路電容器簡化了PCB設計

應用

•CT掃描儀

•光電二極管傳感器

•X射線探測系統

說明

DDC264是一個20位，64通道，電流輸入模數轉換器。它結合了電流電壓轉換和A/D轉換，使得64個獨立的低電平電流輸出設備，如光電二極管，可以直接連接到它的輸入端并數字化。

對于64個輸入端中的每一個，DDC264都使用經過驗證的雙開關積分器前端。這種配置允許連續電流積分：當一個積分器被板載A/D轉換器數字化時，另一個積分器對輸入電流進行積分。這種結構提供了一個非常穩定的偏移和無損耗的輸入電流收集。積分時間可調范圍從160μs到1s，允許以優異的精度連續測量從fAs到μAs的電流。

DDC264有一個串行接口，設計用于多設備系統中的菊花鏈。只需將一個設備的輸出連接到下一個設備的輸入即可創建鏈。普通時鐘為鏈中的所有設備供電，因此多DDC264系統中的數字開銷最小。

DDC264使用+5V模擬電源和+2.7V至+3.6V數字電源。DDC264封裝中的旁路電容器有助于最大限度地降低外部元件的要求。DDC264 BGA-100封裝在0°C到+70°C的溫度范圍內工作，有兩種版本：DDC264C用于低功耗應用，DDC264CK用于需要更高速度時。

典型特征

TA=+25°C時，除非另有說明。

（1）、為了方便讀者閱讀，表1中的噪聲用三種不同的單位表示。第一部分以滿標度范圍的百萬分之一為單位列出噪聲；第二部分將噪聲表示為等效輸入電荷（單位：fC）；第三部分將噪聲轉換為電子。

一般說明

DDC264的雙開關積分器輸入通道如圖19所示。DDC264包含64個相同的輸入通道，這些通道執行電流到電壓積分以及多路a/D轉換的功能。每個輸入端都有兩個積分器，這樣電流電壓積分就可以在時間上連續進行。DDC264通過在A側和B側之間切換積分來連續集成輸入信號。

例如，當A側集成輸入信號時，B側輸出由車載數字化ADC。這個積分和A/D轉換過程由轉換引腳CONV控制。每個信號輸入的A側和B側的結果存儲在串行輸出移位寄存器中。當移位寄存器數據準備好檢索時，DVALID輸出變低。

基本積分周期

DDC264前端的拓撲結構是一個模擬積分器，如圖20所示。在這個圖中，只顯示IN1輸入。輸入級由一個運算放大器、一個可選擇的反饋電容網絡（CF）和幾個實現積分循環的開關組成。圖20所示的所有開關的時序關系如圖21所示。圖21對DDC264的積分器輸入級的操作進行了概念化，不應將其用作設計的精確計時工具。

DDC264積分器部分的復位、積分、等待和轉換狀態的方框圖見圖22。這種內部交換網絡由轉換管腳（CONV）和系統時鐘（CLK）進行外部控制。為了獲得最佳的噪聲性能，CONV必須與CLK的下降沿同步。建議在CLK下降沿的±10ns范圍內進行CONV切換。

積分器的非轉換輸入連接到QGND引腳。因此，DDC264模擬接地QGND應盡可能干凈。在圖20中，反饋電容器（CF）顯示在運算放大器的反向輸入和輸出之間并聯。在轉換開始時，設置開關SA/D、SINTA、SINTB、SREF1、SREF2和SRESET（見圖21）。

在A/D轉換完成時，電荷積分電容器（CF）用SREF1和SRESET復位（見圖21和圖22a）。此過程在重置期間完成。以這種方式，所選電容器被充電到參考電壓VREF。一旦集成電容器充電，SREF和SRESET被切換，以便VREF在等待開始積分時不再連接到放大器電路（見圖22b）。隨著CONV的上升，SINTA關閉，開始對A側進行集成。這一過程將積分器階段置于其集成模式（參見圖22c）。

來自輸入信號的電荷被收集到集成電容器上，導致放大器的電壓輸出降低。CONV的下降沿通過將輸入信號從A側切換到B側（SINTA和SINTB），停止積分。在CONV下降沿之前，B側的信號被A/D轉換器轉換，并在A側積分期間復位。隨著變頻器下降沿，B側開始對輸入信號進行積分。此時，A側運算放大器的輸出電壓被提供給A/D轉換器的輸入端（見圖22d）。

特殊的靜電放電（ESD）結構保護輸入，但不會增加輸入引腳上的電流泄漏。

集成電容器

在DDC264中，每個通道的兩側都有四種不同的電容器配置。這些內部電容器在生產中進行了微調，以達到DDC264的量程誤差規定性能。量程控制位（量程[1:0]）設置所有電容器的值積分器。因此，所有輸入和每個輸入的兩側始終具有相同的滿標度范圍。表2顯示了為每個量程選擇選擇的電容值。

電壓基準

外部參考電壓用于在積分循環開始之前重置積分電容器。當A/D轉換器測量積分周期結束后積分器上存儲的電壓時，它也被A/D轉換器使用。在這個采樣過程中，外部基準必須提供A/D轉換器所需的電荷。對于333μs的積分時間，該電荷轉化為約825μA的平均VREF電流。A/D轉換器所需的電荷量與積分時間無關；因此，增加積分時間會降低平均電流。例如，800μs的積分時間將平均VREF電流降低到340μA。

在不同的操作模式下，VREF必須穩定（見圖22）。A/D轉換器測量積分器上相對于VREF的電壓。因為積分器電容器最初被重置為VREF，從電容器復位到轉換器測量積分器輸出時，VREF的任何下降都會引入偏移。同樣重要的是，VREF在較長時間內保持穩定，因為VREF的變化直接對應于滿標度范圍的變化。最后，VREF應該引入盡可能少的附加噪聲。

出于這些原因，強烈建議使用運算放大器緩沖外部參考源，如圖23所示。在該電路中，參考電壓由+4.096V參考電壓產生。低通濾波器用于降低噪聲，將基準連接到配置為緩沖器的運算放大器。該放大器應具有低噪聲和支持VREF的輸入/輸出共模范圍。盡管圖23中的電路可能因為輸出電容量大而顯得不穩定，但它對于OPA350來說工作得很好。不建議在輸出引線中放置串聯電阻以提高穩定性，因為這會導致VREF下降，從而產生較大的偏移。

頻率響應

DDC264的頻率響應由前端積分器設置，是傳統的連續時間積分器的頻率響應，如圖24所示。通過調整積分時間t INT，用戶可以改變3dB帶寬和響應中缺口的位置。跟隨前端積分器的A/D轉換器的頻率響應不重要，因為轉換器從積分器中采集保持信號。也就是說，A/D轉換器的輸入總是直流信號。對前端積分器的輸出進行采樣；因此，可能會出現混疊。每當輸入信號的頻率超過采樣率的一半時，信號就會折回到較低的頻率。

數字接口

DDC264的數字接口通過由數據時鐘（DCLK）、有效數據引腳（DVALID）、串行數據輸出引腳（DOUT）和串行數據輸入引腳（DIN）組成的同步串行接口發送數字結果。集成和轉換過程基本上獨立于數據檢索過程。因此，CLK和DCLK頻率不必相同，盡管為了獲得最佳性能，強烈建議它們來自相同的時鐘源以保持相位關系恒定。DIN僅在多個轉換器級聯時使用，否則應與DGND連接。根據tINT、CLK和DCLK，可以菊花鏈多個轉換器。此選項大大簡化了中數字輸出的互連和路由需要大量轉換器的應用。DDC264的配置由一個專用寄存器設置，該寄存器使用DIN U CFG和CLK U CFG引腳尋址。

系統和數據時鐘（CLK和DCLK）

系統時鐘提供給CLK，數據時鐘提供給DCLK。建議CLK引腳由自由運行的時鐘源驅動（即，在轉換之間不要啟動和停止CLK）。確保時鐘信號干凈，避免過沖或響鈴。為了獲得最佳性能，請從同一個時鐘源生成兩個時鐘。在數據移出后，在CONV轉換時，通過將其調低來禁用DCLK。

當使用多個DDC264時，請密切注意印刷電路板（PCB）上的DCLK分布。特別是，確保盡量減少DCLK信號中的偏差，因為這可能導致串行接口規范中的時序沖突。有關詳細信息，請參閱級聯多個轉換器部分。

數據有效（DVALID）

數據有效信號表明數據準備好了。數據檢索可能在DVALID變低后開始。該信號是使用從系統時鐘CLK中分離出來的內部時鐘產生的。內部時鐘和時鐘周期之間的相位關系是在首次通電時設置的，并且是隨機的。由于用戶必須使CONV與CLK同步，DVALID信號與CONV具有隨機相位關系，不確定度為±1/fCLK。投票DVALID消除了對這種關系的任何顧慮。如果數據回讀是從CONV定時的，請確保等待所需的時間。

復位（Reset）

DDC264通過將重置輸入設為低值異步重置，如圖25所示。確保釋放脈沖至少為tRST寬度。這是非常重要的，復位是無故障的，以避免無意的復位。之后必須立即對配置寄存器進行編程。對DDC264編程后，在使用數據之前，至少等待四次轉換。

計時示例

圖26顯示了在設備通電、復位和配置寄存器編程之后開始的幾個集成周期。頂部信號為CONV，由用戶提供。集成狀態跟蹤指示哪一方正在集成。如數據表所述，當數據準備好從DDC264檢索時，DVALID變為低電平。它會一直保持在低水平，直到用戶將DCLK設為高位，然后又回到低位。DVALID脈沖下方的文本表示可供讀取的數據側。箭頭用于將數據與相應的集成相匹配。表3顯示了圖26的定時規范。

積分時間

最小色調取決于所使用的設備。最小時間直接與內部時鐘頻率成比例。對于內部時鐘頻率為5MHz的DDC264C，最小時間為320μs；對于內部時鐘頻率為10MHz的DDC264C，最小時間為166μs。如果違反最小積分時間，DDC264將停止對輸入信號的連續積分。要在違反最小色調規范后恢復正常操作（即連續積分），請執行三次積分，每次至少持續5000個內部時鐘周期。換言之，當使用5MHz的內部時鐘頻率時，每次積分至少持續1ms，進行三次積分。在此期間，忽略DVALID pin。三次集成完成后，恢復正常的連續操作，并可檢索數據。

數據格式

串行輸出數據以偏移二進制代碼的形式提供，如表4所示。配置寄存器中的格式位選擇輸出字中使用的位數。當Format=1時，使用20位。當Format=0時，低位四位被截斷，因此只使用16位。注意，當Format=0時，LSB的大小是原來的16倍。輸出中包含一個偏移量，以允許從限幅讀數中輸入稍負的輸入（例如，來自板泄漏的輸入）。此偏移約為正滿標度的0.4%。

數據檢索

最后一次轉換的數據可在DVALID的下降沿檢索（見圖27和表5）。數據在數據時鐘DCLK的下降沿向外移動。

確保不要在CONV中檢索有關更改的數據，因為此更改可能會引入噪音。停下在CONV轉變之前或之后，DCLK的活性至少為2μs。

設置格式bit=0（16位輸出字）可將檢索數據所需的時間減少20%，因為要移出的位更少。這種技術可用于只需要16位分辨率的多通道系統。

（1）、最大負載為一個DDC264（典型4pF），附加負載為5pF。

級聯多個轉換器

在串行配置中可以連接多個DDC264設備；請參見圖28。

DOUT可與DIN一起使用，以菊花鏈多個DDC264設備在一起，以減少布線。在這種操作模式下，串行數據輸出通過多個DDC264進行移位；見圖28。

圖29顯示了當DIN輸入被用于菊花鏈幾個設備時的時序圖。表6給出了使用DIN進行數據檢索的時序規范。

轉換前檢索

數據檢索應該在CONV切換之前進行。數據檢索在DVALID變低后很快開始，在CONV切換之前結束，如圖30所示。為了獲得最佳性能，數據檢索必須在CONV切換之前停止tSDCV。這種方法最適合于較長的積分時間?？捎糜诨刈x的最長時間為（tINT–tCMDR–tSDCV）?？梢跃栈ㄦ溸B接在一起的DDC264的最大數量（格式=1）為由式1計算：

注：（16×64）τDCLK用于格式=0，其中τDCLK是數據時鐘的周期。例如，如果tINT=1000μs且DCLK=20MHz，則格式為1的DDC264的最大數量如所示公式2：

（或14 DDC264s格式=0）

轉換開關后檢索

對于較短的集成時間，如果數據檢索在CONV切換之后開始，而在新數據準備好之前結束，則可以獲得更多的時間。數據檢索必須在CONV切換后等待tSDCV才能開始。關于這個計時的例子，請參見圖31順序。那個可用于檢索的最長時間為tDR–（tSDCV+tHDDODV），與色調無關?？梢跃栈ㄦ溸B接在一起的DDC264的最大數量（格式=1）由公式3計算：

注：（16×64）τDCLK表示格式=0。

對于DCLK=20MHz，DDC264的最大數量為4（對于格式=0，則為5）。

轉換前后檢索切換

對于數據檢索的絕對最大時間，可以在CONV之前和之后檢索數據切換。差不多了所有色調可用于數據檢索。圖32說明了如何通過結合前兩種方法來完成此過程。如前所述，在轉換切換期間暫停檢索以防止數字噪聲，并在下一個數據準備就緒之前完成?？梢跃栈ㄦ溸B接在一起的DDC264的最大數量為：

注：（16×64）τDCLK用于格式=0。

對于tINT=400μs和DCLK=20MHz，DDC264s的最大數量為6（對于Format=0，則為7）。

配置寄存器

讀寫操作

配置寄存器必須在通電或設備復位后進行編程。DIN_CFG、CLK_CFG和RESET引腳用于寫入該寄存器。當開始寫入操作時，保持CONV low和選通復位；參見圖33。然后開始轉移DIN上的配置數據_配置數據先寫入配置寄存器的最高有效位。數據被內部鎖存在CLK_CFG的下降沿。不允許對配置寄存器進行部分寫入。請確保在更新寄存器時發送所有16位。

配置寄存器的可選讀回在寫入后立即可用順序。期間回讀，320'0's，然后16位配置數據后跟4位修訂ID和檢查模式在DCLK上升邊緣的DOUT引腳上向外移動。檢查模式可用于檢查或驗證DOUT功能。

注：Format=1時，校驗模式為300位，只有最后72位非零。對于每個DDC264，此輸出序列重復兩次，配置回讀支持菊花鏈。表8顯示了讀回期間的檢查模式配置。表9顯示了配置寄存器讀寫操作的計時。選通變壓器開始正常運行。

布局

電源和接地

AVDD和DVD都應盡可能安靜。消除與DDC264操作不同步的AVDD噪聲尤為重要。圖34說明了如何為DDC264供電。每個DDC264在AVDD和DVD上都有內部旁路電容器；因此，通常需要的唯一外部旁路電容器是10μF陶瓷電容器，每個PCB一個。建議將模擬和數字接地（AGND和DGND）連接到PCB上的單個接地平面。

屏蔽模擬信號通路

與任何精密電路一樣，精心的PCB布局確保了最佳性能。必須進行短距離直接互連，避免雜散布線電容，尤其是在模擬輸入引腳和QGND處。模擬輸入管腳具有高阻抗，對外界噪聲極為敏感。QGND引腳應被視為敏感的模擬信號，并通過適當的屏蔽直接連接到電源接地。如果不進行屏蔽，PCB線路之間的泄漏電流可能超過DDC264的輸入偏置電流。數字信號應盡可能遠離PCB上的模擬輸入信號。

通電順序

在設備通電之前，所有的數字和模擬輸入必須是低的。在通電時，所有這些信號都應該保持在較低的水平，直到電源穩定下來，如圖35所示。模擬電源必須在數字電源之前或同時啟動。此時，開始向CLK引腳提供主時鐘信號。等待時間t或，然后給出復位脈沖。釋放復位后，必須寫入配置寄存器。表11顯示了通電順序的計時。

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