功能應(yīng)用程序

•12位雙傳輸DAC

•200 MSPS更新率

•單電源：3.0 V-3.6 V

•高SFDR:85 dBc，5 MHz

•高IMD3:78 dBc，15.1和16.1 MHz

•WCDMA ACLR:30.72 MHz時(shí)為70 dB

•獨(dú)立或單電阻增益控制

•雙數(shù)據(jù)或交叉數(shù)據(jù)

•片上1.2-V基準(zhǔn)

•低功率：330兆瓦

•斷電模式：15兆瓦

•包裝：48針TQFP

應(yīng)用

•蜂窩基站收發(fā)站發(fā)射信道

–CDMA:W-CDMA、CDMA2000、IS-95

–TDMA:GSM、IS-136、EDGE/UWC-136

•醫(yī)療/測(cè)試儀器

任意波形發(fā)生器

•直接數(shù)字合成（DDS）

•電纜調(diào)制解調(diào)器終端系統(tǒng)（CMTS）

說(shuō)明

DAC5662是一個(gè)單片雙通道12位高速數(shù)模轉(zhuǎn)換器（DAC），具有片內(nèi)基準(zhǔn)電壓。

DAC5662的更新率高達(dá)200毫秒/秒，具有卓越的動(dòng)態(tài)性能和緊密的增益和偏移匹配，這些特性使其適用于I/Q基帶或直接中頻通信應(yīng)用。

每個(gè)DAC具有高阻抗差分電流輸出，適用于單端或差分模擬輸出配置。外部電阻器允許單獨(dú)或一起縮放每個(gè)DAC的滿標(biāo)度輸出電流，通常在2 mA和20 mA之間。精確的片內(nèi)基準(zhǔn)電壓經(jīng)過溫度補(bǔ)償，并提供穩(wěn)定的1.2V參考電壓。或者，可以使用外部參照。

DAC5662有兩個(gè)帶獨(dú)立時(shí)鐘和數(shù)據(jù)鎖存器的12位并行輸入端口。為了靈活性，DAC5662還支持在交織模式下操作時(shí)在一個(gè)端口上為每個(gè)DAC復(fù)用數(shù)據(jù)。

DAC5662專門設(shè)計(jì)用于帶有50Ω雙端接負(fù)載的差動(dòng)變壓器耦合輸出。對(duì)于20毫安滿標(biāo)度輸出電流，支持4:1阻抗比（產(chǎn)生4 dBm輸出功率）和1:1阻抗比變壓器（-2 dBm輸出功率）。

DAC5662提供48針薄方形扁平封裝（TQFP）。系列成員之間的引腳兼容性提供12位（DAC5662）和14位（DAC5672）分辨率。此外，DAC5662與DAC2902和AD9765雙DAC引腳兼容。該裝置的特點(diǎn)是可在-40°C至85°C的工業(yè)溫度范圍內(nèi)工作。

典型特征

數(shù)字輸入和定時(shí)

數(shù)字輸入

DAC5662的數(shù)據(jù)輸入端口接受標(biāo)準(zhǔn)的正編碼，數(shù)據(jù)位D11是最高有效位（MSB）。轉(zhuǎn)換器輸出支持高達(dá)200毫秒/秒的時(shí)鐘速率。最佳性能通常是通過對(duì)稱的寫入和時(shí)鐘占空比實(shí)現(xiàn)的；但是，只要滿足定時(shí)規(guī)范，占空比可能會(huì)有所不同。類似地，設(shè)置和保持時(shí)間可以在其指定的限制內(nèi)選擇。

DAC5662的所有數(shù)字輸入都與CMOS兼容。圖16和圖17顯示了DAC5662的等效CMOS數(shù)字輸入的示意圖。12位數(shù)字?jǐn)?shù)據(jù)輸入遵循偏移正二進(jìn)制編碼方案。DAC5662設(shè)計(jì)用于在3V至3.6V的數(shù)字電源（DVDD）下工作。

輸入接口

DAC5662具有模式引腳選擇的兩種工作模式，如下表所示：

•對(duì)于雙總線輸入模式，該設(shè)備基本上由兩個(gè)獨(dú)立的DAC組成。每個(gè)DAC都有自己獨(dú)立的數(shù)據(jù)輸入總線、時(shí)鐘輸入和數(shù)據(jù)寫入信號(hào)（數(shù)據(jù)鎖存）。

•在單總線交叉模式下，數(shù)據(jù)應(yīng)在I通道輸入總線處交叉顯示。此模式下不使用Q通道輸入總線。時(shí)鐘和寫入輸入現(xiàn)在由兩個(gè)DAC共享。

雙總線數(shù)據(jù)接口和定時(shí)

在雙總線模式下，模式引腳連接到DVD。DAC5662內(nèi)的兩個(gè)轉(zhuǎn)換器通道由兩個(gè)獨(dú)立的12位并行數(shù)據(jù)端口組成。每個(gè)DAC通道由其自己的一組寫入（WRTA、WRTB）和時(shí)鐘（CLKA、CLKB）線控制。WRT線控制信道輸入鎖存器，CLK線路控制DAC鎖存器。數(shù)據(jù)首先由WRT線的上升沿加載到輸入鎖存器中。

內(nèi)部數(shù)據(jù)傳輸需要正確的寫入和時(shí)鐘輸入序列，因?yàn)閷?shí)際上兩個(gè)具有相同周期（但可能不同相位）的時(shí)鐘域被輸入到DAC5662。這是由時(shí)鐘上升沿和寫入輸入上升沿之間的最小時(shí)間要求來(lái)定義的。這實(shí)質(zhì)上意味著CLK的上升沿必須同時(shí)出現(xiàn)或在WRT信號(hào)的上升沿之前。如果時(shí)鐘上升沿發(fā)生在寫入上升沿之后，則應(yīng)保持至少2 ns的延遲。注意，當(dāng)時(shí)鐘和寫入輸入被外部連接時(shí)，這些條件就滿足了。注意，所有的規(guī)格都是在WRT和CLK線路連接在一起的情況下測(cè)量的。

單總線交叉數(shù)據(jù)接口與時(shí)序

在單總線交錯(cuò)模式下，模式引腳連接到DGND。圖19顯示了時(shí)序圖。在交錯(cuò)模式下，I和Q通道共享寫入輸入（WRTIQ）和更新時(shí)鐘（CLKIQ和內(nèi)部CLKDACIQ）。多路復(fù)用邏輯將I信道輸入總線上的輸入字定向到I信道輸入鎖存器（SELECTIQ高）或Q信道輸入鎖存器（SELECTIQ低）。當(dāng)SELECTIQ為高時(shí)，通過再次向其輸入呈現(xiàn)鎖存器輸出數(shù)據(jù)來(lái)保留Q通道鎖存器中的數(shù)據(jù)值。當(dāng)SELECTIQ較低時(shí)，通過向輸入端呈現(xiàn)鎖存器輸出數(shù)據(jù)來(lái)保留I信道鎖存器中的數(shù)據(jù)值。

在交織模式下，I信道輸入數(shù)據(jù)速率是DAC核心更新速率的兩倍。在雙總線模式下，保持寫入和時(shí)鐘輸入的正確順序很重要。邊緣觸發(fā)觸發(fā)器將LAND和Q通道輸入字鎖定在寫入輸入（WRTIQ）的上升沿。這些數(shù)據(jù)顯示在寫入輸入的下沿上的I和Q-DAC鎖存器。在將DAC5662時(shí)鐘輸入呈現(xiàn)給DAC鎖存器之前，將其除以系數(shù)2。

I和Q通道數(shù)據(jù)的正確配對(duì)由RESETIQ完成。在交錯(cuò)模式下，時(shí)鐘輸入CLKIQ被二除，這將轉(zhuǎn)化為CLKIQ和CLKDACIQ上升沿之間的非確定性關(guān)系。然而，RESETIQ確保CLKDACIQ上升沿相對(duì)于DAC鎖存器輸入處的數(shù)據(jù)的正確位置被確定。當(dāng)RESETIQ高時(shí)，CLKDACIQ被禁用（低）。

操作理論

DAC5662的體系結(jié)構(gòu)使用電流控制技術(shù)來(lái)實(shí)現(xiàn)快速切換和高更新率。單片DAC中的核心元件是一個(gè)分段電流源陣列，設(shè)計(jì)用于提供高達(dá)20毫安的滿量程輸出電流。內(nèi)部解碼器在每次DAC更新時(shí)尋址差分電流開關(guān)，并通過將所有電流轉(zhuǎn)向輸出求和節(jié)點(diǎn)IOUT1和IOUT2形成相應(yīng)的輸出電流。互補(bǔ)輸出提供差分輸出信號(hào)，與單端操作相比，通過減少偶數(shù)次諧波、共模信號(hào)（噪聲）和將峰值到峰值輸出信號(hào)擺幅增加兩倍來(lái)改善動(dòng)態(tài)性能。

分段結(jié)構(gòu)顯著降低了故障能量，提高了動(dòng)態(tài)性能（SFDR）和DNL。電流輸出保持一個(gè)非常高的輸出阻抗大于300 kΩ。

當(dāng)GSET為高（單電阻模式）時(shí)，兩個(gè)DAC的滿標(biāo)度輸出電流由內(nèi)部參考電壓（1.2 V）和連接到BIASJđA的外部電阻器RSET的比率決定。當(dāng)GSET較低時(shí)（雙電阻模式），每個(gè)DAC的滿標(biāo)度輸出電流由內(nèi)部參考電壓（1.2 V）和連接到BIASJ_A和BIASJ_B的獨(dú)立外部電阻器RSET的比率決定。所得IREF在內(nèi)部乘以系數(shù)32，以產(chǎn)生有效的DAC輸出電流，其范圍可從2 mA到20 mA，具體取決于資源集。

DAC5662分為數(shù)字部分和模擬部分，每個(gè)部分通過其自己的電源引腳供電。數(shù)字部分包括邊緣觸發(fā)的輸入鎖存器和解碼器邏輯，而模擬部分包括電流源陣列及其相關(guān)開關(guān)和參考電路。

DAC傳遞函數(shù)

DAC5662中的每個(gè)DAC都有一組互補(bǔ)電流輸出，IOUT1和IOUT2。滿標(biāo)度輸出電流IOUTFS是兩個(gè)互補(bǔ)輸出電流的總和：

單個(gè)輸出電流取決于DAC代碼，可以表示為：

其中Code是DAC數(shù)據(jù)輸入字的十進(jìn)制表示。此外，IOUTFS是參考電流IREF的函數(shù)，它由參考電壓和外部設(shè)置電阻（RSET）決定。

在大多數(shù)情況下，互補(bǔ)輸出驅(qū)動(dòng)電阻負(fù)載或終端變壓器。每個(gè)輸出端的信號(hào)電壓根據(jù)：

負(fù)載電阻值受DAC5662輸出符合性規(guī)范的限制。為保持規(guī)定的線性性能，IOUT1和IOUT2的電壓不應(yīng)超過最大允許的合規(guī)范圍。

總差分輸出電壓為：

模擬輸出

DAC5662提供兩個(gè)互補(bǔ)電流輸出，IOUT1和IOUT2。圖20所示為表示模擬級(jí)輸出的簡(jiǎn)化拓?fù)鋱D。IOUT1和IOUT2的輸出阻抗由差分開關(guān)、電流源和相關(guān)寄生電容并聯(lián)組合而成。

可能在兩個(gè)輸出端IOUT1和IOUT2處產(chǎn)生的信號(hào)電壓擺幅受到正負(fù)合規(guī)性的限制。負(fù)極限-1V是由CMOS工藝的擊穿電壓給出的，超過該限值會(huì)損害DAC5662的可靠性，甚至?xí)斐捎谰眯該p壞。當(dāng)滿標(biāo)度輸出設(shè)置為20毫安時(shí)，正合規(guī)性等于1.2伏。請(qǐng)注意，對(duì)于選定的輸出電流IOUTFS=2毫安，合規(guī)范圍減小到約1伏。應(yīng)注意，DAC5662的配置不超過柔度范圍，以避免失真性能和積分線性度的退化。

最佳失真性能通常在最大滿標(biāo)度輸出信號(hào)限制在約0.5vpp的情況下實(shí)現(xiàn)。對(duì)于50Ω雙端接負(fù)載和20毫安滿標(biāo)度輸出電流而言，就是這種情況。通過選擇合適的變壓器，同時(shí)保持IOUT1和IOUT2的最佳電壓水平，可以使各種負(fù)載適應(yīng)DAC5662的輸出。此外，將差分輸出配置與變壓器結(jié)合使用將有助于實(shí)現(xiàn)優(yōu)良的失真性能。共模誤差，如偶數(shù)次諧波或噪聲，可以大大減少。在高輸出頻率的情況下尤其如此。

對(duì)于需要最佳失真和噪聲性能的應(yīng)用，建議選擇20毫安的滿標(biāo)度輸出。對(duì)于需要低功耗的應(yīng)用，可以考慮2毫安的較低滿量程范圍，但可以容忍性能水平的輕微降低。

輸出配置

DAC5662的電流輸出允許多種配置。如前所述，利用轉(zhuǎn)換器的差分輸出產(chǎn)生最佳的動(dòng)態(tài)性能。這種差分輸出電路可以由RF變壓器或差分放大器配置組成。變壓器配置是大多數(shù)交流耦合應(yīng)用的理想配置，而運(yùn)算放大器將適用于直流耦合配置。

對(duì)于需要單極輸出電壓的應(yīng)用，可以考慮單端配置。將一個(gè)電阻從任一個(gè)輸出端接地，將輸出電流轉(zhuǎn)換為一個(gè)接地參考電壓信號(hào)。為了通過保持虛擬接地來(lái)改善直流線性，可以考慮I-To-V或運(yùn)放配置。

變壓器差動(dòng)

使用射頻變壓器提供了一種將差分輸出信號(hào)轉(zhuǎn)換為單端信號(hào)的方便方法，同時(shí)實(shí)現(xiàn)了優(yōu)異的動(dòng)態(tài)性能。應(yīng)根據(jù)輸出頻譜和阻抗要求仔細(xì)選擇合適的變壓器。

差分變壓器配置的優(yōu)點(diǎn)是顯著減少共模信號(hào)，從而改善在較寬頻率范圍內(nèi)的動(dòng)態(tài)性能。此外，通過選擇合適的阻抗比（繞組比），變壓器可用于提供最佳阻抗匹配，同時(shí)控制轉(zhuǎn)換器輸出的合規(guī)電壓。

圖21和圖22顯示了阻抗比分別為1:1和4:1的50Ω雙端接變壓器配置。注意，變壓器一次輸入的中心抽頭必須接地，以啟用直流電流。施加20毫安滿標(biāo)度輸出電流將導(dǎo)致1:1變壓器的0.5-Vpp輸出和4:1變壓器的1-Vpp輸出。一般來(lái)說(shuō)，1:1變壓器配置的輸出失真稍好，但4:1變壓器的輸出功率將高出6dB。

單端配置

圖23顯示了單端輸出配置，其中輸出電流IOUT1流入25Ω的等效負(fù)載電阻。節(jié)點(diǎn)IOUT2應(yīng)連接到AGND或用25Ω的電阻器連接到AGND。當(dāng)施加20毫安滿標(biāo)度輸出電流時(shí)，25Ω的額定電阻負(fù)載產(chǎn)生1vpp的差分輸出擺幅。

參考操作

內(nèi)部參考

DAC5662具有片上參考電路，該電路包括1.2V帶隙基準(zhǔn)和兩個(gè)控制放大器，每個(gè)DAC一個(gè)。DAC5662的滿標(biāo)度輸出電流IOUTFS由參考電壓VREF和電阻器RSET的值決定。IOUTF可通過以下公式計(jì)算：

參考控制放大器作為一個(gè)V-I轉(zhuǎn)換器工作，產(chǎn)生一個(gè)參考電流IREF，IREF由VREF和RSET的比值決定（見等式9）。滿標(biāo)度輸出電流IOUTFS是由IREF乘以一個(gè)固定因子32得到的。

使用內(nèi)部參考時(shí)，2-kΩ電阻值可產(chǎn)生大約20 mA的滿標(biāo)度輸出。應(yīng)考慮公差為1%或更高的電阻器。選擇更高的值，輸出電流可以從20毫安調(diào)整到2毫安。出于降低總功耗、改善失真性能或觀察給定負(fù)載條件下的輸出順應(yīng)性電壓限制的原因，在低于20毫安的輸出電流下操作DAC5662可能是可取的。

建議使用0.1μF或更高的陶瓷芯片電容器繞過EXTIO引腳。控制放大器內(nèi)部補(bǔ)償，其小信號(hào)帶寬約為300 kHz。

外部參考

只需在EXTIO引腳上施加一個(gè)外部參考電壓，就可以禁用內(nèi)部基準(zhǔn)，在這種情況下，EXTIO引腳起到輸入的作用。對(duì)于需要更高精度和漂移性能或增加動(dòng)態(tài)增益控制能力的應(yīng)用，可以考慮使用外部基準(zhǔn)。

雖然建議將0.1-μF電容器用于內(nèi)部基準(zhǔn)，但對(duì)于外部基準(zhǔn)操作，電容器是可選的。參考輸入EXTIO具有高輸入阻抗（1 MΩ），可以很容易地由各種電源驅(qū)動(dòng)。注意，外部基準(zhǔn)的電壓范圍應(yīng)保持在參考輸入的符合性范圍內(nèi)。

增益設(shè)置選項(xiàng)

DAC5662上的滿標(biāo)度輸出電流可以通過兩種方式設(shè)置：?jiǎn)为?dú)為兩個(gè)DAC通道中的每一個(gè)通道設(shè)置，或者同時(shí)為兩個(gè)通道設(shè)置。對(duì)于獨(dú)立增益設(shè)置模式，GSET引腳（引腳42）必須低（即連接到AGND）。在這種模式下，需要兩個(gè)外部電阻器-一個(gè)RSET連接到BIASJ U A引腳（引腳44），另一個(gè)連接到BIASJ U B引腳（引腳41）。在這種配置中，用戶能夠靈活地獨(dú)立地設(shè)置和調(diào)整每個(gè)DAC的滿標(biāo)度輸出電流，允許補(bǔ)償發(fā)射信號(hào)路徑內(nèi)其他地方可能的增益不匹配。

或者，使GSET引腳高（即連接到AVDD），DAC5662切換到同步增益設(shè)置模式。現(xiàn)在，兩個(gè)DAC通道的滿標(biāo)度輸出電流僅由一個(gè)連接到BIASJ U A引腳的外部RSET電阻器決定。BIASJ_2引腳處的電阻器可以被移除，但是這不是必需的，因?yàn)樵撘_在這種模式下不起作用，并且電阻器對(duì)增益方程沒有影響。

睡眠模式

DAC5662具有斷電功能，如果不存在時(shí)鐘，可以使用該功能在指定的電源范圍內(nèi)將總電源電流降低到3.5 mA以下。在休眠引腳上應(yīng)用邏輯高啟動(dòng)掉電模式，而邏輯低啟用正常操作。當(dāng)保持不連接時(shí)，內(nèi)部有源下拉電路可使轉(zhuǎn)換器正常工作。

機(jī)械數(shù)據(jù)

注：A、所有線性尺寸單位均為毫米。

B、 本圖紙如有更改，恕不另行通知。

C、 屬于JEDEC MS-026

　　安芯科創(chuàng)是一家國(guó)內(nèi)芯片代理和國(guó)外品牌分銷的綜合服務(wù)商,公司提供芯片ic選型、藍(lán)牙WIFI模組、進(jìn)口芯片替換國(guó)產(chǎn)降成本等解決方案,可承接項(xiàng)目開發(fā),以及元器件一站式采購(gòu)服務(wù),類型有運(yùn)放芯片、電源芯片、MO芯片、藍(lán)牙芯片、MCU芯片、二極管、三極管、電阻、電容、連接器、電感、繼電器、晶振、藍(lán)牙模組、WI模組及各類模組等電子元器件銷售。（關(guān)于元器件價(jià)格請(qǐng)咨詢?cè)诰€客服黃經(jīng)理：15382911663）

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