特點

•支持DLP4500 DMD的可靠運行

•兩種類型的輸入接口

–YUV、YCrCb或RGB數據格式

–每種顏色8、9或10位

–像素時鐘支持高達150 MHz

-單通道，LVDS平板顯示器（FPD-Link）兼容輸入接口

–支持高達90 MHz有效像素時鐘速率的信號源

–支持8、9、10 YUV、YCrCb或RGB格式輸入的四種解調像素映射模式

•兩種操作模式

–結構光模式

–像素精確模式，無需視頻處理

–輸入數據到微鏡的一對一映射

–高達4225赫茲的1位二進制模式速率

–8位灰度模式速率高達120赫茲

–視頻投影模式

–可編程顏色坐標調整

–可編程顏色空間轉換

–可編程脫氣

–時空復用（抖動）

•動態和變形縮放

•支持閃屏顯示

•支持10赫茲到120赫茲的幀速率

•高速、雙數據速率DMD接口

•微處理器外圍設備

–可編程PWM和捕捉定時器

–兩個I2C端口

–一個USB 1.1從端口

–32 kB的內部RAM

–專用LED PWM發生器

•集成時鐘生成電路

–在單個32 MHz晶體上工作

–集成擴頻時鐘

–微處理器并行閃存

•系統控制：

–集成DMD電源和重置駕駛員控制

–DMD水平和垂直圖像翻轉

•JTAG邊界掃描測試支持

•419針塑料球柵陣列封裝

應用

•機器視覺

•工業檢驗

•3D掃描

•三維光學計量

•自動指紋識別

•人臉識別

•增強現實

•交互式顯示

•信息疊加

•光譜學

•化學分析儀

•醫療器械

•光刺激

•虛擬儀表

說明

DLPC350數字控制器是DLP 0.45 WXGA芯片組的一部分，支持DLP4500 DMD或數字微鏡設備的可靠運行。DLPC350控制器在用戶電子設備和DMD之間提供了一個方便、多功能的接口，支持高速模式速率，為多個輸入分辨率提供LED控制和數據格式化。DLPC350還輸出觸發信號，用于與相機、傳感器或其他外圍設備同步顯示的模式。

DLPC350控制器能夠將DLP 0.45 WXGA芯片組集成到小尺寸和低成本的光轉向應用中。0.45 WXGA芯片組的應用實例包括具有結構光的三維掃描或計量系統、交互式顯示器、化學分析儀、醫療儀器和其他需要空間光調制的終端設備（光轉向和圖形化）。

DLPC350是0.45 WXGA芯片組中的兩個設備之一（見圖1）。另一個設備是DLP4500 DMD。

方塊圖

在基于DLP的解決方案中，從DLPC350輸入端口到DMD上的圖像的圖像數據是100%數字的。圖像保持數字形式，不轉換為模擬信號。DLPC350處理數字輸入圖像并將數據轉換為DLP4500所需的格式。DLP4500通過對每個微鏡使用二進制脈沖寬度調制（PWM）來控制光線。

圖2是DLPC350的功能框圖。作為像素處理功能的一部分，DLPC350提供格式轉換功能：色度插值和顏色空間轉換。DLPC350還提供多種圖像增強功能。DLPC350還支持將輸入數據格式化到DMD的必要功能。像素處理功能允許DLPC350和DLP4500支持多種分辨率，包括NTSC、PAL、XGA和WXGA。像素處理功能可以選擇性地繞過本機912×1140像素分辨率，以支持直接的一對一像素映射。

當需要精確的圖案顯示時，本機912 x 1140輸入分辨率圖案與DLP4500上相應的微鏡有一對一的關聯。DLPC350支持這些圖案的高速顯示。此功能非常適合于結構光、增材制造或數字曝光等技術。

命令可以通過I2C接口輸入到DLPC350。

DLPC350以高達120赫茲的幀速率接收24、27或30位RGB數據作為輸入。此幀速率由三種顏色（紅色、綠色和藍色）組成，每種顏色在120Hz幀速率中平均分配。因此，每種顏色都分配了2.78ms的時隙。因為每種顏色都有8位、9位或10位深度，所以每個顏色時隙都進一步劃分為位平面。位平面是從全彩色2D圖像的所有像素中提取的一個位的二維排列，以實現動態深度。見圖3。

時隙中每個位平面的長度由其二進制表示的相應冪加權。這提供了圖像的二進制脈沖寬度調制。例如，24位RGB輸入有三種顏色，每種顏色的深度為8位。每個彩色時隙分為8個位平面，該時隙中所有位平面的權重之和等于256。如圖4所示，請參閱圖4，以了解幀中的位劃分。

因此，單個視頻幀由一系列位平面組成。因為DMD鏡像可以是打開的也可以是關閉的，所以通過打開與位平面中設置的位相對應的鏡像來創建圖像。在二進制脈沖寬度調制下，通過控制反射鏡打開的時間量來再現顏色的強度級別。對于輸入到DLPC350的24位RGB幀圖像，DLPC350創建24位平面，將其存儲在嵌入芯片中的雙緩沖eDRAM中，并將其發送到DLP4500 DMD，一次一個位平面。根據位平面的位權重，DLPC350控制該位平面被照亮的時間，控制位平面的強度。為了提高視頻幀中的圖像質量，DLPC350采用時空算法對這些位平面、時隙和彩色幀進行混洗和交織。

結構光應用

對于不需要這種視頻增強的其他應用，可以繞過視頻處理算法并用一組特定的位平面來代替。然后將模式的位深度分配到相應的時隙中。此外，輸出觸發信號也與這些時隙同步以指示何時顯示圖像。對于結構光應用，此機制提供了顯示一組圖案并向相機發送信號以捕捉覆蓋在對象上的這些圖案的功能。

DLPC350在其內部內存緩沖區中存儲兩個24位幀。這個48位平面顯示緩沖區允許DLPC350向DMD陣列發送一個24位緩沖區，而第二個緩沖區由閃存填充或通過24位RGB接口流式輸入。在流模式下，DMD數組顯示前一個24位幀，而當前幀填充顯示緩沖區的第二個24位幀。一旦顯示了一個24位幀，緩沖區將旋轉訪問下一個24位幀到DMD。因此，顯示的圖像是通過24位RGB并行接口傳輸的數據后面的24位幀。

在結構光模式下，48位平面可以從閃存中預裝，然后用不同位深度的圖案組合排序。為了使相機與顯示的圖案同步，DLPC350支持三種觸發模式：模式0、模式1和模式2。

在模式0中，垂直同步用作觸發輸入。在模式1中，1號觸發脈沖指示DLPC350進入下一個模式，而2號觸發器啟動和停止模式序列。在模式0和模式1中，TRIG_OUT_1幀模式的曝光時間，而TRIG_u 2表示模式序列的開始或24位平面的內部緩沖區邊界。在模式2中，觸發1信號在兩個連續的模式之間切換，而觸發脈沖進入下一對模式。

在觸發器模式0中，如圖5所示，VSYNC啟動模式序列顯示。模式序列由三個連續的模式組成。第一個模式序列由P1、P2和P3組成。由于P3是一個RGB模式，因此它以P3.1、P3.2和P3.3的時間順序表示來顯示。第二個模式序列由三個模式組成：P4、P5和P6。第三個序列包括P7、P8和P9。TRIG_OUT_1框顯每個模式，而TRIG_OUT_2表示三個模式序列中每個模式的開始。

觸發模式1的示例如圖6所示。顯示四個圖案序列。TRIG_OUT_1框顯每個模式，而TRIG_OUT_2表示每個四個模式序列的開始。觸發脈沖推進模式。

模式1的另一個示例如圖7所示，其中顯示了三個模式序列。TRIG_OUT_1框顯每個顯示的圖案，TRIG_OUT_2表示每個三個圖案序列的開始。_2中的TRIG_用作啟動/停止信號。高時，模式序列開始或繼續。請注意，在顯示P4模式的中間，_2中的TRIG_低，因此序列停止顯示P4。當觸發_2中的TRIG_時，模式序列在停止處繼續，重新顯示P4。

對于觸發模式2，如圖8所示，TRIG-in-1在兩個模式之間交替，而TRIG-in_-in-2則前進到下一對模式。表1顯示了與模式位深度相關的允許模式組合。

典型系統應用

使用DLPC350的典型嵌入式系統應用程序如圖9所示。在此配置中，DLPC350控制器支持來自外部源或處理器的24位并行RGB輸入（LCD接口的典型輸入）。該系統同時支持靜態和動態視頻源。然而，控制器只支持周期性同步脈沖源。這是運動視頻源的理想選擇，但也可以用于靜態圖像，方法是保持周期性同步，只在需要時發送新的數據幀。靜止圖像必須完全包含在一個視頻幀中，并且滿足幀定時約束。DLPC350以源幀速率刷新顯示的圖像，并在沒有接收到新幀的間隔內重復上一個活動幀。

相關文件

設備命名法

圖10提供了一個圖例，用于讀取任何DLP設備的完整設備名。

設備標識

設備標記由圖11所示的字段組成。

系統通電和復位

有幾個與系統電源和復位有關的因素會影響DLPC350電源引腳的直流誤差（偏移）和交流噪聲。

違約條件

在系統通電時，DLPC350執行加電初始化例行程序，該程序將使控制器默認為其正常電源模式，相關時鐘將以其全速啟用，相關重置將被釋放。大多數其他時鐘將默認為“禁用”，相關的重置斷言，直到處理器釋放。這些相同的默認值也將作為所有系統重置事件的一部分應用，這些事件發生時不需要斷開電源或回收電源。

通電或系統重置初始化后，系統將從外部閃存引導，之后將啟用其余的控制器時鐘。一旦系統初始化完成，應用軟件將決定是否以及何時進入待機模式。

1.2V系統電源

該控制器支持一個低成本的電力輸送系統，該系統有一個來自開關調節器的1.2V電源。主核心應直接從調節器輸出接收1.2V電源，內部DLPC350 PLL（VDD U 12_PLLM，VDD_12_PLLD）應接收該1.2V電源的單獨過濾版本。具體過濾器建議見PLL。

1.8V系統電源

應使用一個1.8V電源為兩個內部PLL（VDD U 18 U PLLM，VDD U 18 U PLLD）供電。為了盡可能保持電源清潔，建議通過線性調節器獲得該電源，該調節器為每個PLL單獨過濾。具體過濾器建議見PLL。

1.9V系統電源

為了最大限度地提高信號完整性，建議使用獨立的線性調節器為支持DMD接口（VDD DMD）的1.9V電源供電。為了達到最佳性能，必須嚴格調節電源，使其在1.9V±0.1V范圍內工作。

3.3V系統電源

DLPC350支持一個低成本的電力輸送系統，該系統有一個3.3V電源，來自開關調節器。此3.3V電源將為所有LVCMOS I/O供電。3.3V電源（VDD33）應在應用1.2V核心電源的所有電源模式下保持激活狀態。

FPD鏈路輸入LVDS系統電源

控制器支持FPD鏈路兼容的LVDS輸入，用于輸入視頻/圖形數據以進行顯示的附加方法。此接口有一些與其他控制器1.2V或3.3V電源軌分開的特殊控制器電源考慮事項。FPD Link 1.2V電源引腳配置示例如下所示。

此外，建議將DLF系列電容器與接地端的電阻盡可能低。FPD Link 3.3V電源引腳也應采用與1.2V引腳相同的方式使用外部電容器。當不使用FPD鏈路時，可以省略濾波。但是，必須提供相應的電壓，以避免潛在的長期可靠性問題。

系統通電/斷電順序

盡管DLPC350需要一系列電源電壓（例如VDDC、VDD U 1X U PLLX、VCC U 18、VCC U DMD、VCCXX_FPD），但對于電源排序的相對順序沒有任何限制，以避免損壞DLPC350。上電和斷電都是如此。同樣，DLPC350的不同電源的通電或斷電之間沒有最短時間。但是，請注意，對于與DLPC350共享電源的其他設備，存在電源排序要求的情況并不少見。

雖然給定的電源順序不會導致DLPC350損壞，但從功能角度來看，仍有一些特定的電源順序建議，以確保正常運行。

•無論何時應用I/O電源，都應使用1.2V核心電源。這可確保通電I/O引腳設置為已知狀態。因此，建議先使用核心電源。其他電源應僅在1.2V DLPC350核心已提升后使用。

•所有控制器電源應在POSENSE被斷言之前接通，以確保正確執行加電初始化。1.8V PLL電源、1.9V I/O電源和3.3V I/O電源應保持不變，只要使用1.2V核心電源和POSENSE。

假設所有DLPC350加電順序都由外部硬件處理。還假設外部電源監視器將在通電期間保持系統內DLPC350復位（itaht為，POSENSE=0）。它應繼續斷言系統重置，直到所有DLPC350電壓達到最低指定電壓水平。在此期間，所有控制器I/O將為三態或低驅動。當POSENSE從低到高轉換時，主PLL（PLLM）將從重置中釋放，但DLPC350將使控制器的其余部分保持重置100毫秒，以允許PLL鎖定并穩定其輸出。在這100毫秒的延遲之后，內部重置將被取消斷言，從而使微處理器開始其啟動程序。

開機感應（POSENSE）支持

在DLPC350最小電源電壓規格下，很難設置一個電源監控器來精確跳閘。因此，建議生成POSENSE的外部電源監控器將其閾值設定為最小電源電壓的90%，并確保POSENSE在足夠長的時間內保持低電壓，以允許所有電源電壓達到最低控制器要求并穩定。注意，用于檢測功率損失的跳閘電壓對POSENSE來說并不重要，因此可能低至額定電源電壓的50%。此外，對于POSENSE來說，響應低電壓條件的反應時間并不重要。INIT_DONE在這些方面有更重要的要求。

電源良好（PWRGOOD）支持

PWRGOOD信號被定義為一個早期警告信號，在直流電源電壓降到低于規格值之前，應向控制器發出500微秒的警報。這使得控制器有時間停駐DMD，確保未來操作的完整性。建議在電源調節器的輸入側安裝監控感應電源。

5V容差支持

除USB數據外，DLPC350不支持任何其他5V容限I/O。

電源復位操作

在加電事件之后，DLPC350硬件將自動啟動主PLL并將控制器置于正常電源模式。然后，它將遵循標準系統重置程序（見下一節）。

系統復位操作

在任何類型的系統重置（加電重置、PWRGOOD重置等）之后，DLPC350將自動返回到正常電源模式并返回到以下狀態：

•所有GPIO將為三態，因此，所有GPIO控制的電壓開關將默認啟用所有DLPC350電源線的電源（假設這些輸出被外部拉高）。

•主PLL將保持激活狀態（僅在通電復位時重置），大多數衍生時鐘將激活。但是，只有與內部處理器及其外圍設備相關聯的重置才會被釋放。

•當以全速啟動時，內部處理器相關時鐘將默認為全時鐘速率）。

•為DDR DMD接口（PLLD）供電的PLL將默認為其斷電模式，并且所有派生時鐘都將處于非活動狀態，并斷言相應的重置。

•DMD接口（除DMD_DRC_OE）將其輸出默認為邏輯低狀態。DMD_DRC_OE將默認為三態，但應通過PCB上的外部30KΩ至51KΩ的上拉電阻器拉高。

•DLPC350輸出的所有重置將保持斷言，直到內部處理器釋放（啟動后）。

•DLPC350將從外部閃存啟動。DLPC350啟動后，它將：

–配置可編程DDR時鐘發生器（DCG）時鐘速率（即DMD LPDDR接口速率）。

–啟用DCG PLL（PLLD），同時保持分頻器邏輯復位。

–一旦DCG PLL鎖定，固件將設置DMD時鐘速率。

–DLPC350固件隨后將釋放DCG除法器邏輯重置，這反過來將啟用所有派生的DCG時鐘。

•配置時鐘后，執行內部存儲器測試。請參見圖25并注意GPIO26是INIT_DONE信號。

應用軟件應該等待用戶發出喚醒命令。一旦控制器被請求“喚醒”，軟件應將控制器置于正常模式，并根據需要重新初始化時鐘和重置。

PCB一般建議

CMOS型引腳的一般處理指南

為了避免浮動CMOS只輸入管腳所引起的潛在損壞電流，建議將未使用的輸入管腳通過上拉電阻器連接到相關電源或下拉接地。對于帶有內部上拉或下拉電阻器的輸入，除非特別推薦，否則無需添加外部上拉或下拉電阻。注意，內部上拉和下拉電阻很弱，不應期望驅動外部線路。

雙向管腳被配置為重置默認值的輸入。

除非特別規定，上拉和下拉電阻可為10 kΩ。

未使用的僅輸出引腳可以保持打開狀態。

程序存儲器閃存接口

DLPC350提供兩個外部程序存儲器芯片選擇。

•PM_CS_1-啟動閃存設備的強制CS（標準“NOR”閃存≤128 Mb）

•PM_CS_2-可用于可選閃存設備（≤128 Mb）

閃存訪問定時由軟件編程，最多可編程31個等待狀態。等待狀態分辨率在正常模式下為6.7納秒，在低功耗模式下為53.57納秒。計算等待狀態值：等待狀態值=設備訪問時間÷等待狀態解析

其中等待狀態值向上取整。該方程假定最大單向跡線長度為75mm。當其他設備（如附加閃存）與引導閃存一起使用時，存根長度必須保持較短，并盡可能靠近路徑的閃存端。

DLPC350提供足夠的程序內存地址引腳，以支持高達128 Mb的閃存設備。有兩個雙向管腳（PM_ADDR_22和PM_ADDR_21），一旦軟件對它們進行配置，就可以將它們編程為附加地址管腳。啟用PM_ADDR_21會將閃存大小從32 Mb增加到64 Mb。啟用PM_ADDR_22和PM_ADDR_21會將閃存大小增加到128 Mb。如果使用這些引腳，那么它們需要板級下拉電阻，以防止閃存地址位浮動。

熱因素

DLPC350的基本熱限制是不得超過最高工作結溫度（TJ）（參見推薦的工作條件）。該溫度取決于工作環境溫度、氣流、PCB設計（包括元件布局密度和所用銅量）、DLPC350的功耗以及周圍元件的功耗。DLPC350封裝的主要目的是通過PCB的電源和接地平面吸熱，因此PCB上的銅含量和氣流是重要因素。

（1）、RθJC分析假設：芯片中產生的熱量既流入過模（頂面）又流入封裝層壓板（底面），然后通過封裝焊料球流入PCB。這只能用于散熱器分析。

（2）、熱系數符合JEDEC標準51。RθJA是使用JEDEC定義的標準測試PCB測量的封裝的熱阻。此JEDEC測試PCB不一定代表DLPC350 PCB，因此報告的熱阻在實際產品應用中可能不準確。雖然實際的熱阻可能不同，但在設計階段，這是評估熱性能的最佳信息。

（3）、示例：（3 W）x（0.33°C/W）=大約1.00°C溫升。

推薦的MOSC晶體振蕩器配置

DLPC350需要一個外部參考時鐘為其內部PLL供電。該基準可以通過晶體或振蕩器提供。DLPC350接受32 MHz的參考時鐘，最大頻率變化為100 ppm（包括老化、溫度和微調元件變化）。當使用晶體時，還需要幾個分立元件，如圖26所示。

如果使用外部振蕩器，則振蕩器輸出必須驅動DLPC350控制器上的MOSC引腳，且MOSCN引腳應保持未連接狀態。振蕩器的好處是它可以提供一個擴頻時鐘來降低EMI。但是請注意，DLPC350只能接受0%，±0.5%和±1.0%（中心擴展調制）和三角形波形。

與晶體選項類似，振蕩器輸入頻率限制為32兆赫。

假設外加穩定功率后，外部晶體或振蕩器在50 ms內穩定。

鎖相環

建議采用以下指南，以獲得相對于內部鎖相環的理想控制器性能。

DLPC350包含兩個PLL（PLLM和PLLD），每個PLL都有專用的1.2V數字和1.8V模擬電源。這些1.2V PLL引腳應通過鐵氧體磁珠與主1.2V系統電源單獨隔離。鐵氧體磁珠的阻抗應遠大于電容器在預期噪聲頻率下的阻抗。鐵氧體磁珠的阻抗在100-300KHz的頻率范圍內必須小于0.5Ω，在頻率大于100MHz時，阻抗必須大于10Ω。

作為最低要求，1.8V模擬PLL電源和接地引腳應使用LC濾波器隔離，鐵氧體磁珠用作電感器，0.1μF電容器位于鐵氧體磁珠的DLPC350側。建議1.8V PLL電源由專用線性調節器供電，每個PLL應單獨與調節器隔離。1.8V模擬PLL電源的相同Ferreid建議適用于1.2V數字PLL電源。

在描述整個供應過濾網絡時，必須注意確保不會發生共振。在1-2MHz頻段必須特別小心，因為這與PLL自然環路頻率一致。

1.2V和1.8V PLL電源都需要高頻去耦，并且應盡可能靠近每個PLL電源包引腳。建議將去耦電容器放在電路板另一側的封裝下方。應使用高質量、低ESR、單片、表面貼裝電容器。每個PLL電源通常為0.1μF。連接跡線的長度增加了安裝的寄生電感，因此，在可能的情況下，不應存在任何跡線，從而允許通孔與焊盤本身對接。此外，連接部分應盡可能寬。進一步的改進可以通過在電容器的邊上放置過孔或使過孔數量加倍來實現。

整體解耦的位置取決于系統設計。通常，10μF范圍內的良好陶瓷電容器就足夠了。

板級測試支持

電路內三態使能信號（ICTSEN）是板級測試控制信號。通過驅動ICTSEN到邏輯高電平狀態，所有控制器輸出（TDO1除外）將為3態。

DLPC350還為所有I/O信號、非數字I/O和一些特殊信號提供JTAG邊界掃描支持。下表定義了這些例外情況。

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