特征

•基于2:6 PLL的高性能時鐘合成器/乘法器/分頻器

•用戶可編程PLL頻率

•通過SMBus數據接口輕松進行在線編程

•寬PLL分頻比允許0-PPM輸出時鐘誤差

•接受單端CMOS時鐘輸入或LVA差分輸入

•可接收8 MHz至54 MHz的晶體頻率

•支持高達200 MHz的LVCMOS或差分輸入頻率

•兩個可編程控制輸入[S0/S1]，用于用戶定義的控制信號

•六個LVCMOS輸出，輸出頻率高達300 MHz

•LVCMOS輸出可編程為互補信號

•通過可編程輸出開關矩陣[6x6]自由選擇輸出頻率，包括每個輸出的7位后分頻器

•集成PLL環路濾波器組件

•低周期抖動（典型60 ps）

•采用擴頻時鐘（SSC）降低系統EMI

•用于降低系統EMI的可編程輸出轉換速率控制（SRC）

•3.3V設備電源

•工業溫度范圍–40°C至85°C

•易于PLL設計和編程的開發和編程工具（TI Pro時鐘™)

•采用20針TSSOP包裝

•工廠可編程定制默認設置。更多詳情請聯系TI銷售部。

應用

•無線基站

•網卡

•數據通信/電信

終端分配

說明

CDC706是目前最小且功能強大的PLL合成器/倍增器/分頻器之一。盡管外形小巧，CDC706非常靈活。它能夠從給定的輸入頻率產生幾乎獨立的輸出頻率。

輸入頻率可由LVCMOS、差分輸入時鐘或單晶導出。可通過SMBus數據接口控制器選擇適當的輸入波形。

為了實現獨立的輸出頻率，每個PLL的參考分頻器M和反饋分頻器N可以設置為M分頻器的1到511以及N分頻器的1到4095的值。PLL-VCO（壓控振蕩器）頻率比被路由到自由可編程輸出開關矩陣的六個輸出中的任何一個。開關矩陣包括額外的7位后除法器（1到127）和每個輸出的逆變邏輯。

深M/N分頻比允許從任何參考輸入頻率（例如，27兆赫）產生零ppm時鐘。

CDC706包括三個pll，其中一個支持SSC（擴頻時鐘）。PLL1、PLL2和PLL3的設計頻率高達300 MHz，并針對具有寬分頻因子的零ppm應用進行了優化。

PLL2還支持中心擴頻和下行擴頻時鐘（SSC）。這是減少電磁干擾的常用技術。此外，旋轉速率可控（SRC）輸出邊最小化了EMI噪聲。

根據鎖相環頻率和分頻器設置，內部環路濾波器元件將自動調整，以實現鎖相環的高穩定性和最佳抖動傳輸特性。

該設備提供定制應用程序。它使用出廠默認配置進行了預編程（參見圖13），并且可以通過串行SMBus接口將其重新編程為不同的應用程序配置。

兩個自由可編程輸入，S0和S1，可用于控制每個應用最苛刻的邏輯控制設置（輸出禁用到低，輸出3態，斷電，PLL旁路等）。

CDC706有三個電源引腳，VCC、VCCOUT1和VCCOUT2。VCC是設備的電源。它的工作電壓為3.3伏。VCCOUT1和VCCOUT2是輸出的電源引腳。VCCOUT1為輸出Y0和Y1供電，VCOUT2為輸出Y2、Y3、Y4和Y5供電。兩個輸出電源可以是2.3伏到3.6伏。當輸出電壓低于3.3伏時，輸出電流驅動受到限制。

CDC706的特點是在-40°C到85°C的溫度下工作。

功能框圖

輸出開關矩陣

參數測量信息

典型特征

申請信息

SMBus數據接口

為了提高時鐘合成器的靈活性和功能，提供了一個雙信號串行接口。它遵循SMBus規范版本2.0，它基于I2C的操作原理http://www.smbus.org。

通過SMBus，可以單獨啟用或禁用各種設備功能，例如單個時鐘輸出緩沖區。與SMBus數據接口相關聯的寄存器在通電時初始化為其默認設置；因此，使用此接口是可選的。時鐘設備寄存器的更改通常在系統初始化時進行，如果需要的話。

數據協議

時鐘驅動程序串行協議接受控制器的字節寫入、字節讀取、塊寫入和塊讀取操作。

對于塊寫/讀操作，字節必須按從最低字節到最高字節（最高有效位在前）的順序訪問，并能在傳輸完任何完整字節后停止。對于字節寫入和字節讀取操作，系統控制器可以訪問單獨尋址的字節。

一旦一個字節被發送出去，它就被寫入內部寄存器，并在ACK位的上升沿立即生效。這適用于每個傳輸的字節，與這是字節寫入還是塊寫入序列無關。

索引字節的偏移量在命令代碼中編碼，如表1所述。

圖9和圖10概述了塊寫入和塊讀取協議，而圖7和圖8概述了相應的字節寫入和字節讀取協議。

從接收器地址（7位）

字節寫入編程序列

字節讀取編程序列

塊寫入編程序列（1）

塊讀編程序列

SMBus硬件接口

下圖顯示了CDC706時鐘合成器如何連接到SMBU。注意，通過上拉電阻器（Rp）的電流必須滿足SMBus規格（最小100μA，最大350μA）。如果CDC706未連接到SMBus，SDATA和SCLK輸入必須與10 kΩ電阻器連接到VCC，以避免浮動輸入條件。

默認設備設置

CDC706預先編程為出廠默認配置，如下所示。這將使設備處于工作模式，而無需先對其進行編程。默認設置在通電后或斷電/上電順序后出現，直到用戶將其重新編程為不同的應用程序配置。通過串行SMBUS接口編程新的寄存器設置。

可根據客戶要求編程不同的默認設置。有關更多信息，請聯系德州儀器銷售或營銷代表。

輸出頻率可計算為：

功能描述

時鐘輸入（時鐘輸入0和時鐘輸入1）

CDC706具有兩個時鐘輸入，可用作：

•晶體振蕩器輸入（默認設置）

•兩個獨立的單端LVCMOS輸入端

•差分信號輸入

專用時鐘輸入可由字節11的輸入信號源位[7:6]選擇。

晶體振蕩器輸入

晶體模式的輸入頻率范圍為8mhz～54mhz。CDC706使用皮爾斯型振蕩器電路，其中包含用于反相放大器的反饋電阻。然而，用戶必須添加外部電容器CX0，CX1）以匹配晶體的輸入負載電容器（參見圖14）。可以計算所需值：

其中CL是為晶體單元指定的晶體負載電容器，CICB是設備的輸入電容，包括板電容（PCB的雜散電容）。

例如，對于CL為9 pF、CICB為4 pF的27 MHz基本晶體，

重要的是要使用從設備到晶體單元的短PCB軌跡，以保持振蕩器回路的雜散電容最小。

為了保證振蕩的穩定，必須施加一定的驅動功率。CDC706具有自適應增益控制的輸入振蕩器，用戶無需手動編程增益。驅動電平是振蕩晶體單元消耗的功率，通常以諧振器消耗的功率（等效串聯電阻（ESR））來表示。圖15給出了結果驅動電平與晶體頻率和ESR的關系。

例如，如果使用ESR為50Ω的27 MHz晶體，2 x CL為18 pF，則驅動功率為21μW。應將驅動電平保持在最小值，以避免過度驅動晶體。在振蕩器規范中，為每種類型的晶體規定了最大功耗，即，對于上述示例，為100μW。

單端LVCMOS時鐘輸入

當選擇LVCMOS時鐘模式時，CLK iu IN0和CLK_IN1作為常規時鐘輸入引腳，可以驅動到200兆赫。兩個時鐘輸入電路在設計上是相等的，可以相互獨立使用（見圖16）。內部時鐘選擇位字節10位[4]選擇兩個輸入時鐘中的一個。CLK_IN0是默認選擇。也可以選擇將外部控制引腳S0/CLK_SEL編程為時鐘選擇引腳，字節10，位[1:0]。

兩個時鐘輸入可用于冗余切換，即在主時鐘和次時鐘之間切換。注：時鐘輸入之間的相位差可能需要PLL校正。此外，在主從時鐘之間的頻率不同的情況下，鎖相環必須重新鎖定到新的頻率。

A、 CLK_SEL是可選的，可以通過SMBUS設置進行配置。

差分時鐘輸入

CDC706也支持差分信號。在這種模式下，CLK_IN0和CLK_IN1引腳用作差分信號輸入，可以驅動到200兆赫。

在200 mV至VCC–0.6的差分共模輸入電壓范圍內，差分輸入電壓的最小幅值為100 mV。如果應用了LVDS或LVPECL信號電平，建議使用交流耦合和偏置結構來調整不同的物理層（見圖17）。電容器去除信號的直流分量（共模電壓），而交流分量（電壓擺幅）則被傳遞。電阻上拉和/或下拉網絡表示用于在交流耦合電容器的接收器側設置共模電壓的偏置結構。直流耦合也是可能的。

PLL配置和設置

CDC706包括三個功能和性能相同的鎖相環。除了PLL2，它還支持擴頻時鐘（SSC）生成。圖18顯示了鎖相環的框圖。

所有三個鎖相環都是為最簡單的配置而設計的。用戶只需分別定義輸入和輸出頻率或分頻器（M，N，P）設置即可。所有其他參數，如電荷泵電流、濾波器元件、相位裕度或環路帶寬都由設備自己控制和設置。這保證了優化的抖動衰減和環路穩定性。

PLL支持正常速度模式（80MHz≤fVCO≤200MHz）和高速模式（180MHz≤fVCO≤300MHz），可由PLLxFVCO選擇（字節6的位[7:5]）。各自的速度選項確保穩定的運行和最低的抖動。

分頻器M和分頻器N在內部作為fVCO的分頻器工作，最高可達250 MHz。這允許分頻比為零ppm輸出時鐘誤差。

如果fVCO>250 MHz，建議僅使用N/M的整數因子。

為了獲得最佳的抖動性能，請使分頻器M盡可能小。此外，分數除法器概念要求PLL除法器配置，M≤N（或N/M≥1）。

此外，每個PLL支持兩個旁路選項：

•PLL旁路和

•VCO旁路

在PLL旁路模式下，PLL完全被旁路，因此輸入時鐘直接切換到輸出開關A（字節9至12的SWAPxx）。在VCO旁路模式下，通過將PLLxMUX設置為1（字節3的位[7:5]），只有相應PLL的VCO被旁路。但是除法器M仍然可用，并且將輸出除法器擴展了額外的9位。這樣就得到了一個M x P=511 x 127=64897的總分頻器范圍。在VCO旁路模式下，相應的PLL塊斷電并使電流消耗最小化。

（1）、計算中包括輸出開關矩陣的P除法器。

（2）、fVCO≤250 MHz的分數運算。

（3）、fVCO>250 MHz的整數運算。

降低擴頻和時鐘干擾

除了基本的鎖相環功能外，PLL2還支持擴頻時鐘（SSC）。因此，pll2具有兩個輸出，SSC輸出和非SSC輸出。兩個輸出可以并行使用。中心擴展SSC調制信號的平均相位等于非調制輸入頻率的相位。SSC由輸出開關A（字節9至12的SWAPxx）選擇。

SSC也是可旁路的（字節25，位[6:4]），它關閉SSC輸出并將其設置為邏輯低狀態。PLL2的非SSC輸出不受此模式影響，仍可使用。

在高速應用中，SSC是降低電磁干擾（EMI）噪聲的有效方法。它通過調制頻率來降低時鐘信號的射頻能量峰值，并將信號的能量擴展到更寬的頻率范圍。因為時鐘信號的能量保持不變，所以使泛音變寬的頻率必然會降低泛音的振幅。圖19顯示了SSC對DSP 54 MHz時鐘信號的影響。

調制時鐘的峰值幅度比未調制的載波頻率低11.3db，以減少下擴和輻射的電磁能量。

在SSC模式下，用戶可以選擇SSC調制量和SSC調制頻率。調制量是基于載波的頻率偏差（最小/最大頻率），而調制頻率決定頻率變化的速度。在SSC模式下，最大VCO頻率限制為167 MHz。

SSC調制量

CDC706支持中心擴頻和下擴調制。在中心擴展中，時鐘圍繞載波頻率對稱移動，可以是±0.1%、±0.25%和±0.4%。在下擴時，時鐘頻率總是低于載波頻率，可以是1%、1.5%、2%和3%。如果系統不能容忍高于標稱頻率的工作頻率（過時鐘問題），則首選下行擴展。

例子：

（1）、54兆赫載波0.5%的下擴相當于中心擴展±0.25%時的59.865兆赫。

SSC調制頻率

調制頻率（掃描速率）可在30 kHz和60 kHz之間選擇。它還基于SSC調制頻率選擇中所示的VCO頻率。如圖20所示，阻尼隨著調制頻率的增加而增加。它可能受到下游鎖相環跟蹤偏差的限制。CDC706使用三角形調制配置文件，這是SSC的常用配置文件之一。

進一步降低電磁干擾

最佳阻尼是調制量、調制頻率和所考慮的諧波的組合。請注意，由于頻率偏差較大，高次諧波頻率會導致更強的EMI降低。

如圖21和圖22所示，較慢的輸出轉換率和/或更小的輸出信號幅度有助于更大程度地降低EMI發射。這兩種措施都降低了時鐘諧波的射頻能量。CDC706允許在0.6ns到3.3ns（字節19-24，位[5:4]）之間分四步進行轉換率控制。輸出振幅由兩個獨立的輸出電源電壓引腳VCCOUT1和VCCOUT2設置，范圍從2.3伏到3.6伏不等。即使是低至1.8伏的輸出電源電壓也能工作，但必須考慮最大頻率。

多功能控制輸入S0和S1

CDC706具有兩個用戶可定義的輸入引腳，可作為外部控制引腳或地址引腳使用。當編程為控制引腳時，它們可以作為時鐘選擇引腳、啟用/禁用引腳或設備斷電引腳。如果兩個管腳都用作地址位，則最多可以將四個設備連接到同一個SMBus。各功能在字節10；位[3:0]中設置。表4顯示了不同輸出條件、時鐘選擇和設備地址的可能設置。

（1）、非逆變輸出將被設置為低，逆變輸出將被設置為高。

（2）、如果S0為0，則選擇CLK_IN0；如果S0為1，則選擇CLK_IN1。

如表4所示，不同的輸出條件有一個特定的順序：斷電模式覆蓋3狀態，3狀態覆蓋低狀態，低狀態覆蓋活動狀態。

輸出開關矩陣

輸出開關矩陣的靈活結構允許用戶通過自由選擇的后分頻器將任何內部時鐘信號源切換到六個輸出中的任何一個。

如圖23所示，CDC706基于兩組交換機和六個柱式分配器。開關A包括六個5輸入MUX，它們選擇四個PLL時鐘輸出中的一個，或者直接選擇輸入時鐘并將其饋送給7位后分頻器（P分頻器）中的一個。開關B由6個6輸入MUX組成，它接受任何后分頻器，并將其饋送給6個輸出之一Yx。

開關B被添加到輸出開關矩陣中，以確保來自一個P分頻器的輸出頻率100%相位對齊。此外，P-除法器的構建方式是每個除法因子都能自動校正占空比。動態更改除法器值可能會導致輸出出現故障。

此外，輸出可切換為有源、低或3態和/或180度相移。輸出轉換率和輸出電壓也是用戶可選擇的。

LVCMOS輸出配置

CDC706的輸出級支持所有常見的輸出設置，例如啟用、禁用、低狀態和信號反轉（180度相移）。它還具有轉換速率控制（0.6ns到3.3ns）和可變輸出電源電壓（2.3v到3.6v）。

所有輸出設置可通過SMBus進行編程：

•通過外部控制引腳S0和S1啟用、禁用、低狀態→字節10，位[3:0]

•啟用或禁用至低位→字節19至24，位[3]

•反轉/非反轉→字節19至24，位[6]

•轉換速率控制→字節19至24，位[5:4]

•輸出擺動→外部引腳VCCOUT1（引腳14）和VCCOUT2（引腳18）

性能數據：輸出偏差、抖動、交叉耦合、噪聲抑制（雜散抑制）和相位噪聲

輸出偏差

偏差是時鐘分布電路的一個重要參數。它被定義為由同一輸入時鐘驅動的輸出之間的時間差。表5顯示了CDC706在整個電源電壓、工作溫度和輸出電壓擺動范圍內的高-低和低-高轉換的輸出偏差（tsk（o））。

抖動性能

抖動是基于鎖相環的時鐘驅動電路的一個主要參數。隨著速度的提高和時間預算的減少，這一點變得非常重要。CDC706的鎖相環和內部電路設計為最小抖動。峰間周期抖動僅為60ps（典型）。表6給出了表征過程中周期到周期抖動、周期抖動和相位抖動的峰峰值和均方根偏差。

（1）、所有典型值和最大值均為VCC=3.3 V，溫度=25°C，Vccout=3.3 V；一個輸出為開關，數據采集超過10000個循環。

圖26、圖27和圖28顯示了10000個樣本的周期到周期抖動、周期抖動和相位抖動之間的關系。抖動隨采樣窗口變小或變寬而變化。周期間抖動和周期抖動顯示測量值，而相位抖動是累積的周期抖動。

周期間抖動（tjit（cc））是相鄰周期對的隨機樣本上相鄰周期之間時鐘信號周期時間的變化。周期間抖動永遠不會大于周期抖動。它也被稱為相鄰周期抖動。

周期抖動（tjit（per））是時鐘信號在一個隨機周期樣本上相對于理想周期（1/fo）的周期時間偏差。就鎖相環而言，周期抖動是最壞情況下，與理想情況下鎖相環輸出的周期偏差。這也被稱為短期抖動。

相位抖動（tjit（相位））是時鐘信號的長期變化。它是在隨機循環樣本中，控制邊相對于t（Θ）平均值的累積偏差。在文獻中，相位抖動、時間間隔誤差（TIE）或漂移被用來描述頻率的長期變化。在ITU-T:G.810中，漂移被定義為速率小于10hz的相位變化，而抖動被定義為大于10hz的相位變化。測量間隔必須足夠長，以獲得有意義的結果。漂移可由溫度漂移、老化、電源電壓漂移等引起。

抖動取決于鎖相環的VCO頻率（fVCO）。與較低的fVCO相比，較高的fVCO會產生更好的抖動性能。壓控振蕩器的頻率可以通過鎖相環的M和N分頻器來定義。

由于CDC706支持相當寬的頻率范圍，該設備提供了VCO頻率選擇位，即字節6的位[7:5]。該位定義每個PLL的抖動優化頻率范圍。用戶可以在正常速度模式（80 MHz到200 MHz）和高速模式（180 MHz到300 MHz）之間進行選擇。圖29顯示了fVCO在兩個頻率范圍內的抖動性能。

TI-Pro時鐘軟件自動計算PLL參數以優化抖動性能。

交叉耦合、雜散抑制和噪聲抑制

集成電路中的交叉耦合是通過芯片的幾個部分之間的相互作用來實現的，如輸出級之間、金屬線之間、連接線之間、基板之間等。這種耦合可以是由輸出開關、泄漏電流、接地彈跳、電源瞬變等引起的電容、電感和電阻（歐姆）耦合。

CDC706采用BiCMOS工藝技術設計，采用硅鍺（SiGe）技術。該工藝具有良好的線性度、低功耗、一流的噪聲性能和非常好的片上元件之間的隔離特性。

良好的隔離度是使用BiCMOS工藝的一個主要標準，因為它可以使耦合效應最小化。即使所有三個鎖相環都激活并且所有輸出都打開，噪聲抑制明顯高于50分貝。圖30和圖31顯示了CDC706的噪聲耦合、雜散抑制和電源噪聲抑制的示例。模具各自的測量條件如圖30和圖31所示。

相位噪聲特性

在高速通信系統中，鎖相環頻率合成器的相位噪聲特性備受關注。相位噪聲在頻域描述時鐘信號的穩定性，類似于時域中的抖動規范。

相位噪聲是隨機和離散噪聲引起的寬斜率和假峰值的結果。離散雜散分量可能由信號源中已知的時鐘頻率、電源線干擾和混頻器產品引起。隨機噪聲漲落引起的展寬是由相位噪聲引起的。它可能是有源和無源器件中的熱噪聲、散粒噪聲和/或閃爍噪聲的結果。

鎖相環頻率合成器的一個重要因素是環路帶寬（–3db截止頻率），大的環路帶寬（LBW）會產生快速的瞬態響應，但參考雜散衰減較小。CDC706的LBW約為100khz至250khz，這取決于所選的PLL參數。

對于CDC706，兩個相位噪聲特性是令人感興趣的：晶體輸入級的相位噪聲和內部鎖相環（VCO）的相位噪聲。圖32顯示了各自的相位噪聲特性。

鎖相環鎖定時間

有些應用使用頻率切換，即在電視應用中改變頻率（在頻道之間切換）或在計算機中改變PCI-X頻率。鎖相環在實現新頻率上所花費的時間是主要的興趣。鎖定時間是在給定的頻率容差內從一個指定頻率跳到另一個指定頻率所需的時間（參見圖33）。它應該很低，因為長的鎖定時間會影響系統的數據速率。

PLL鎖定時間取決于器件配置，并且可以通過VCO頻率來改變，即通過改變M/N分頻器的值。表7給出了CDC706的典型鎖定時間，圖33顯示了頻率開關的快照。

（1）、是晶體鎖定時間（200μs）和PLL鎖定時間（100μs）的結果。

電源排序

CDC706包括三個電源引腳VCC、VCCOUT1和VCCOUT2。由于三個電源節點彼此分離，因此沒有電源排序要求。因此，可以以任何順序向三個節點供電。

此外，該部件有一個通電電路，當VCC超過2.1 V（典型值）時，該電路會打開設備；當VCC小于1.7 V（典型值）時，該電路會關閉設備。在斷電模式下，所有輸出和時鐘輸入均關閉。

電源電壓下降時的設備行為

CDC706有一個通電電路，在VPUC_打開時激活設備功能（典型2.1 V）。同時，ROM信息被加載到寄存器中。此機制確保通電后有一個預定義的默認值，無需在應用程序中重新編程CDC706。

在電源電壓下降的情況下，通電電路確保寄存器中始終有一個定義的設置。圖34顯示了不同幅度的可能電壓降。

CDC706通電電路有一個內置的遲滯。如果電壓保持在VPUC_OFF以上（通常為1.7 V），寄存器內容保持不變。如果電壓降到VPUC U OFF以下，內部寄存器在VPUC U ON再次交叉后由ROM重新加載。VPUC_ON通常為2.1V。表8顯示了上述電壓下降后ROM和寄存器的內容。

EVM和編程軟件

cdc706evm是一個開發工具包，由性能評估模塊、TI-Pro時鐘軟件和用戶指南組成。更多信息，請聯系德州儀器銷售或營銷代表。

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